公开(公告)号：KR100576548B1

公开(公告)日：2006-05-03

申请号：KR1020030097388

申请日：2003-12-26

Applicant: 한국전자통신연구원

Inventor： 김승철 ,  조한진 ,  박성모 ,  이미영

IPC: H03M7/42

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은, 문맥기반 적응 가변길이 복호화 장치 및 그 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 문맥기반 적응 가변길이 복호를 위해 특정 압축규격에 정의된 테이블을 일치할 확률이 높도록 지그-재그 순서로 읽어 부호 길이 테이블, 부호 코드 테이블 및 인덱스 테이블을 새로 구성하고, 이를 이용하여 하나의 블록에 대해서 특정 계수의 개수와 연속된 특정 비트의 개수를 디코딩하는, 문맥기반 적응 가변길이 복호화 장치 및 그 방법을 제공하는데 그 목적이 있음.
3. 발명의 해결방법의 요지
본 발명은, 문맥기반 적응 가변길이 복호화 장치에 있어서, 특정 압축규격에 정의된 부호 길이 테이블을 지그-재그 순서로 읽어 다수개의 부호 길이를 하나의 메모리 주소에 저장하고 있는 부호 길이 테이블 저장수단; 상기 특정 압축규격에 정의된 부호 코드 테이블을 지그-재그 순서로 읽어 다수개의 부호 코드 데이터를 하나의 메모리 주소에 저장하고 있는 부호 코드 테이블 저장수단; 상기 문맥기반 적응 가변길이 복호를 위한 특정 계수의 개수 및 연속한 특정 비트의 개수로 구성되는 다수의 인덱스 데이터를 하나의 메모리 주소에 저장하고 있는 인덱스 테이블 저장수단; 상기 부호 길이 테이블 저장수단, 상기 부호 코드 테이블 저장수단 및 상기 인덱스 테이블 저장수단을 액세스하기 위하여 어드레스를 생성하기 위한 어드 레스 생성수단; 및 상기 어드레스 생성수단에서 생성한 어드레스를 이용하여 상기 부호 길이 테이블 저장수단으로부터 전달받은 부호 길이로 자른 입력 비트스트림 데이터를 상기 부호 코드 테이블 저장수단으로부터 전달받은 부호 코드 데이터와 비교하여 일치하는 부호 코드 데이터에 대한 특정 계수의 개수 및 연속한 특정 비트의 개수를 상기 인덱스 테이블 저장수단으로부터 출력하도록 하기 위한 비교수단을 포함함.
4. 발명의 중요한 용도
본 발명은 문맥기반 적응 가변길이 복호기 등에 이용됨.
부호 길이 테이블, 부호 코드 테이블, 인덱스 테이블, 지그-재그(Zig-Zag) 순서, 문맥기반 적응 가변길이 복호

公开(公告)号：KR1020040055518A

公开(公告)日：2004-06-26

申请号：KR1020020082212

申请日：2002-12-21

Applicant: 한국전자통신연구원

Inventor： 박성모 ,  이미영 ,  김승철 ,  조한진 ,  김종대 ,  강현수

IPC: H04N19/51

CPC classification number: H04N19/513 ,  H04N19/139

Abstract: PURPOSE: A motion estimation method through an SAD(Sum of Absolute Difference) estimation is provided to decrease the number of search points satisfying the conditions in SEA(Successive Elimination Algorithm), thereby reducing the calculation amount. CONSTITUTION: An SAD estimation value in the present search point is compared with the minimum SAD value among SADs obtained till now(S107). When the SAD estimation value is larger than the minimum SAD value(SADmin), an SAD calculation is omitted or when the SAD estimation value is smaller than the minimum SAD value or the same, a real SAD(SAD(u,v)) is calculated. The SAD(u,v) is compared with the SADmin(S111). When the SAD(u,v) is larger than the SADmin or the same, it is discriminated that the present search point is not an optimum motion vector. When the SAD(u,v) is smaller than the SADmin, the optimum motion vectors(u*,v*) are updated(S113).

Abstract translation: 目的：提供通过SAD（绝对差值）估计的运动估计方法，以减少满足SEA（连续消除算法）条件的搜索点的数量，从而减少计算量。 构成：将当前搜索点的SAD估计值与现在获得的SAD之间的最小SAD值进行比较（S107）。 当SAD估计值大于最小SAD值（SADmin）时，省略SAD计算，或当SAD估计值小于最小SAD值或相同时，实际SAD（SAD（u，v））为 计算。 将SAD（u，v）与SADmin进行比较（S111）。 当SAD（u，v）大于SADmin或相同时，判别当前搜索点不是最佳运动矢量。 当SAD（u，v）小于SADmin时，更新最佳运动矢量（u *，v *）（S113）。

公开(公告)号：KR100233843B1

公开(公告)日：1999-12-01

申请号：KR1019960064138

申请日：1996-12-11

Applicant: 한국전자통신연구원

Inventor： 박성모 ,  김성민 ,  유하영 ,  차진종 ,  김경수

IPC: G11B20/10

Abstract: 본 발명은 영상 데이터 저장 장치에 관한 것으로, 하나의 메모리 소자를 이용한 어드레스 생성 기법으로 안정된 데이터 복원을 실현할 수 있도록 한 영상 데이터에 자정 장치에 관한 것이다.

公开(公告)号：KR100205014B1

公开(公告)日：1999-06-15

申请号：KR1019960039264

申请日：1996-09-11

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이행우 ,  신희천 ,  여순일 ,  박성모 ,  곽명신

IPC: H04L12/43

Abstract: 본 발명은 동기식 다중화 구조에서 DS-1의 망 신호와 TUG-2의 시스템 신호를 동기시켜 송수신하기 위한 VC-11 와 TUG-2의 통합기능 실현장치에 관한 것으로서, 종래 기술에서 관련 회로가 복잡해지고, 칩의 면적이 많이 소요되었던 문제점을 해결하기 위해, 본 발명은 송신부 및 수신부에 각각 1개의 FIFO 버퍼만을 사용하여 망과 시스템간의 데이터를 변환하기 위해 그 송신 FIFO 버퍼의 입력이 1.544Mbps DS-1신호이고, 출력은 경로 오버헤드 및 포인터의 공간을 포함하고 있는 1.728Mbps TU-11 프레임이며, 그 수신 FIFO 버퍼의 입력이 경로 오버헤드 및 포인터가 제거된 1.728Mbps TU-11신호이고, 출력은 1.544Mbps Ds-1신호가 된다.
이와같은 송수신 FIFO 버퍼는 각각 읽기클럭 발생부와 쓰기클럭 발생부에서 발생된 클럭에 따라 데이터가 입출력된다.
이러한 본 발명은 회로를 간단하게 하고, 칩의 면적도 감소할 수가 있는 것이다.

公开(公告)号：KR1019990039432A

公开(公告)日：1999-06-05

申请号：KR1019970059537

申请日：1997-11-12

Applicant: 한국전자통신연구원

Inventor： 차진종 ,  박성모 ,  김경수

IPC: H04N19/93

Abstract: 본 발명은 영상 데이터의 전송시 압축된 영상 데이터를 런 길이를 이용하여 데이터 스트림을 생성하는 런 길이 복호화 장치에 관한 것으로서, 데이터가 있는 구간과, 데이터가 없는 구간을 교번적으로 보내도록 갭 클럭을 발생시키는 갭 클럭 발생기가 런 길이 복호화부에 더 구성된 영상 데이터 런 길이 복호화 장치를 제공함으로써, 역이산여현 변환부에서 2차원의 영상 데이터 처리를 하는 동안 데이터가 입력되지 않으므로, 메모리가 필요 없고, 복호화 장치의 게이트수를 감소시킬 수 있고, 속도 특성을 개선하여 빠른 속도가 요구되는 시스템을 구현할 수 있는 효과가 있다.

公开(公告)号：KR1019990033537A

公开(公告)日：1999-05-15

申请号：KR1019970054912

申请日：1997-10-24

Applicant: 한국전자통신연구원

Inventor： 박성모 ,  차진종 ,  김성민 ,  김경수

IPC: H04N19/423

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 영상 부호화 및 복호화 시스템에서의 메모리 장치에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 하나의 버퍼로 입력 영상 데이터를 지그재그 데이터로 변환하는 기능과 역이산여현변환시 영상 데이터 스트림을 유지하기 위한 기능 및 역지그재그 기능을 수행하는 영상 부호화 및 복호화 시스템에서의 효율적인 메모리 장치를 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은, 영상 상기 버퍼 및 지그재그 메모리 수단을 제어하는 제어 수단; 입력된 부호화 데이터 및 복호화 데이터중 하나를 선택 출력하는 제1 다중화 수단; 입력된 영상 데이터를 입력받아 상기 제어 수단으로부터 입력된 쓰기인에이블신호에 의해 기록하고, 제어하는 메모리 수단; 입력된 어드레스제어신호에 따라 어드레스를 발생시키는 어드레스 발생 수단; 및 다수의 어드레스를 입력받아 이중 하나를 입력된 선택제어신호에 따라 선택 출력하는 제2 다중화 수단을 포함한다.
4. 발명의 중요한 용도
본 발명은 영상 부호화 및 복호화 시스템에 이용됨.

公开(公告)号：KR100154569B1

公开(公告)日：1998-11-16

申请号：KR1019940036115

申请日：1994-12-22

Applicant: 한국전자통신연구원

Inventor： 이상진 ,  고승철 ,  박성모 ,  김광조 ,  이대기

IPC: G06F7/58

Abstract: 본 발명은 적어도 하나가 0이 아닌 n비트 k개로 n비트를 기억하고 데이터를 1회 쉬프트시키며 위의 단순 원시 다항식으로 구성된 n비트는 다수의 저장 수단(402)과; 상기 n비트 상수 데이터와 저장 수단(402)의 저장된 값을 곱하는 위의 승산 수단(403); 및 상기 위의 승산 수단(403)의 출력과 데이터와 레지스터 수단(402)의 저장된 값을 더하고 출력은 k번째 레지스터 수단(402)로 입력시키는 다수의 위의 가산 수단(404)을 포함하여 이루어지는 것을 특징으로 하는 선형 쉬프트 난수 발생기에 관한 것으로, 유한체(Finite field)

公开(公告)号：KR100129834B1

公开(公告)日：1998-04-06

申请号：KR1019940029923

申请日：1994-11-15

Applicant: 한국전자통신연구원

Inventor： 박성모 ,  차재현 ,  곽명신

IPC: G11C11/40

Abstract: The present invention relates to an integration degree of a logic module in a layout of a field programmable gate array. The semiconductor logic circuit using a transmission logic includes: an inversable transmission means logic part which is connectd to a horizontal wiring of an anti-fuze, and is functioned as a general logic means or a programming logic means according to a control signal; first and second decoders for applying a control signal of the inverable transmission means logic part; a program mode means which selects an operation mode of the inversable transmission means part, and converting the inversable transmission means logic part to a program operation mode in case of a program mode; a multiplexer whcih receives second to fifth output signals by using an operation control signal as the first output signal and the sixth output signal among the output signals of the inversable transmission means logic part; and D flip-flop for receiving an output signal of the multiplexer.

Abstract translation: 本发明涉及现场可编程门阵列布局中逻辑模块的集成度。 使用传输逻辑的半导体逻辑电路包括：反向传输装置，连接到反引信的水平布线的逻辑部分，并且根据控制信号被用作通用逻辑装置或编程逻辑装置; 第一和第二解码器，用于施加可变换传输装置逻辑部分的控制信号; 程序模式装置，其选择所述可逆传输装置部分的操作模式，并且在编程模式的情况下将所述可逆传输装置逻辑部分转换为编程操作模式; 多路复用器通过使用操作控制信号作为第一输出信号和第六输出信号在不可逆传输装置逻辑部分的输出信号中接收第二至第五输出信号; 和D触发器，用于接收多路复用器的输出信号。

公开(公告)号：KR1019950022116A

公开(公告)日：1995-07-26

申请号：KR1019930029635

申请日：1993-12-24

Applicant: 한국전자통신연구원

Inventor： 박성모

IPC: H03K19/00

Abstract: 본 발명은 트리상태 출력버퍼회로에 관한 것으로 지연회로를 이용하여 그라운드 바운싱 문제를 개선한 회로에 관한 것이다.
본 발병은 종래의 트리상태 출력버퍼회로에 있어서 N형 트랜지스터(7)와 NOR 논리게이트(5) 사이에 지연회로를 부가하여 구성하였다. 따라서 본 발명은 데이터가 트랜지션시 전류가 한꺼번에 많이흘러서 그라운드 레벨이 불안정하게 동작되므로써 회로동작이 오동작하는 문제점을 근본적으로 해결하여 회로성능을 개선시켰다.

公开(公告)号：KR1019950021408A

公开(公告)日：1995-07-26

申请号：KR1019930029621

申请日：1993-12-24

Applicant: 한국전자통신연구원

Inventor： 박성모

IPC: H01L21/82

Abstract: 본 발명은 현장가공형 반도체(Field Progrmale Gate Array)원판의 구조에 관한 것으로, 로직블럭(1)들은 인버터, 노어(NOR), 익스클루시브 오어(XOR), 앤드(AND), 앤드 오어 인버터(AOI)등으로 구성되고, 로직 블럭들 간의 연결은 종래와 동일하나 매크로 셀(6)의 내부에는 메모리나 FIFO와 같이 데이타를 기억하는 기억 수단이 내장되며, 로직블럭(1)들과 매크로 셀(6)은 버스(7)에 의해 연결된다.
로직모듈(1)과 매크로셀(6)을 버스(7)로 연결함에 있어서 로직블럭의 출력수 만큼 버스라인들 둠으로써 100% 라우팅이 가능하게 된다.
이와 같이 로직모둘(1)과 매크로셀(6)을 버스(7)로 연결함에 따라 스위칭 소자(3)에 의한 소도진연을 개선하게 된다.