公开(公告)号：KR100275208B1

公开(公告)日：2000-12-15

申请号：KR1019980037231

申请日：1998-09-09

Applicant: 한민구

Inventor： 한민구 ,  최연익 ,  이병훈 ,  전정훈 ,  변대석 ,  김두영

IPC: H01L29/768

Abstract: 본 발명은 절연게이트 바이폴라 트랜지스터에 관한 것이다. 본 발명에 따르면, n버퍼 영역에 둘러싸여진 p
+ 애노드 영역과 p웰 영역에 둘러싸여진 n
+ 애노드 영역에 공통으로 접속되는 애노드 전극을 구비하여 턴-오프시 드리프트 영역에 존재하는 전자들을 보다 신속하게 유출시킴으로써, 소자의 스위칭 속도를 빨라지게 한다.

公开(公告)号：KR1019990084706A

公开(公告)日：1999-12-06

申请号：KR1019980016659

申请日：1998-05-09

Applicant: 한민구

Inventor： 김두영 ,  최연익 ,  한민구

IPC: H01L29/732

Abstract: 다중 게이트를 갖는 수직형 바이폴라 모드 전계효과 트랜지스터가 개시되어 있다. 그러한 트랜지스터의 구조는, 드레인 영역으로서의 제1도전형의 기판과; 상기 기판상에 위치된 에피층의 대체로 상부에 형성된 제2도전형의 게이트 영역과; 상기 게이트영역의 일부의 상부표면에서 하부로 일정한 깊이로 형성되어진 소오스 영역과; 턴온 동작시 전위장벽을 감소시켜 전류이득을 증가시키기 위해, 상기 게이트 영역에 인가되는 전압의 레벨과 동일한 전압레벨을 수신하며, 전기적 절연을 위한 절연막을 통하여 상기 소오스 영역 및 상기 게이트 영역과 상기 에피층의 일측면에 공통으로 접하도록 형성된 모오스 타입 게이트를 가짐에 의해 전류이득률이 획기적으로 개선된다.

公开(公告)号：KR100222434B1

公开(公告)日：1999-10-01

申请号：KR1019960045354

申请日：1996-10-11

Applicant: 한민구 ,  변대석 ,  최연익

Inventor： 한민구 ,  최연익 ,  변대석

IPC: H01L29/861

Abstract: 본 발명은, 상부의 단차를 감소하기 위한 소자분리영역으로서 사용되어지기 위해 이방성 식각측면을 가진채 제1도전형의 반도체 기판상에 시드 홀의 크기에 상응하는 개구부를 가지고 형성되는 절연층과, 상기 개구부의 상부와 상기 절연층 상부의 일부영역상에 에피텍셜 수평 성장법으로써 형성되는 제1도전형의 실리콘층과, 상기 절연층의 일부 상부에서 상기 절연층과 일체로 수직연장되며 상기 다이오우드의 접합영역의 폭을 한정하기 위해 상기 실리콘층의 양측면에 형성된 스페이서와, 상기 실리콘층과 상기 접합영역을 이루기 위해 상기 실리콘층내의 대체로 상부에 이온주입법으로 형성되는 제2도전형의 불순물층과, 상기 스페이서 및 불순물층의 상부에 형성되는 아노드 메탈층과, 상기 반도체 기판의 하부에 형성되는 캐소드 메탈층을 구비� ��는 전력용 다이오우드를 개시한다.

公开(公告)号：KR100149705B1

公开(公告)日：1998-10-01

申请号：KR1019940011788

申请日：1994-05-28

Applicant: 한민구 ,  이병훈 ,  최연익

Inventor： 한민구 ,  이병훈 ,  최연익

IPC: H01L29/73

Abstract: 본 발명은 절연게이트 바이폴라 트랜지스터에 관한 것으로, 문턱전압의 변동없이 래치업전류를 높이기 위하여, 래치업에 영향을 미치는 소오스영역 하부의 몸체 영역에 상기 몸체보다 고농도의 불순물농도를 갖는 매몰영역을 고에너지의 이온주입으로 형성하여 줌으로써, 래치업이 발생되는 임계치전류가 높아지는 절연게이트 바이폴라 트랜지스터를 제공한다.

公开(公告)号：KR1019980016516A

公开(公告)日：1998-06-05

申请号：KR1019960036116

申请日：1996-08-28

Applicant: 한민구 ,  임무섭 ,  박철민 ,  최연익

Inventor： 한민구 ,  최연익 ,  임무섭 ,  박철민

IPC: H01J1/30

Abstract: 내부에 자체 진공을 보유하는 필드 에미션 증폭소자 및 그 제조방법이 개시된다. 개시된 필드 에미션 증폭소자는, 기판에 차례로 적층된 제1,2절연막을 통하여 상부에 수평으로 형성된 대체로 원뿔형의 캐소드와; 상기 캐소드와 이격되어 수평적으로 대향하는 애노드와; 상기 캐소드와 애노드를 이루는 도전막위에 차례로 적층된 제3,4절연막을 통하여 상부에 형성되고 상기 제1절연막의 일부에 밀착 형성되어 상기 캐소드와 애노드의 이격된 내부 공간을 진공상태로 유지시킴과 함께 상기 공간내부에 팁들을 형성하여 콘트롤 그리드로서 기능하는 게이트를 가짐을 특징으로 한다.

公开(公告)号：KR100133639B1

公开(公告)日：1998-04-23

申请号：KR1019940011291

申请日：1994-05-24

Applicant: 한민구 ,  이병훈 ,  최연익 ,  김두영

Inventor： 한민구 ,  이병훈 ,  최연익 ,  김두영

IPC: H01L21/328

Abstract: 본 발명은 절연게이트 바이폴라 트랜지스터에 관한 것으로, 주입되는 소수캐리어에 따른 전압강화에 의해 래치업이 발생하는 문제점을 해결하기 위하여, 동작전류가 공급되는 전극에 접속된 반도체기판과 IBGT가 집적되어진 에피층사이에 버퍼층을 가지며, 상기 버퍼층을 가지며, 상기 버퍼층은 그 상부의 구조에 따라 주입되어질 정공들의 분산주입을 유도할 수 있도록 각각 저농도 및 고농도의 불순물농도를 갖도록 분할된 버퍼층으로 형성되도록 하여, 상기 분할버퍼층에 의해 래치업을 유발하는 정공들의 수는 감소되고 반대로 래치업을 유발하지 않는 영역들로 주입되는 정공들의 수는 상대적으로 증가되도록 하여, 래치업이 발생되는 임계치전류가 높아지는 절연게이트 바이폴라 트랜지스터를 제공한다.

公开(公告)号：KR100133556B1

公开(公告)日：1998-04-23

申请号：KR1019940011290

申请日：1994-05-24

Applicant: 한민구 ,  이병훈 ,  최연익 ,  주식회사 한국전자홀딩스

Inventor： 한민구 ,  이병훈 ,  최연익 ,  이원오

IPC: H01L21/328

Abstract: 본 발명은 수평형 절연게이트 바이폴라 트랜지스터에 관한 것으로, SOI기판상에 집적되는 수평형 절연 게이트 바이폴라 트랜지스터에 있어서, 주입된 정공들에 의한 래치업 발생을 억제하기 위하여, 주입된 정공들을 포획하는 캐소오드전극이 모오스 트랜지스터가 집적된 영역보다 근접되는 위치에 형성된 불순물영역에 접속되도록 형성함으로써, 상기 모오스 트랜지스터가 집적된 영역을 통과하는 정공들을 대폭 감소시킴으로써, 상기 정공들에 의한 정공전류에 기인된 전압강하를 감소시켜 래치업 발생 임계전류치를 대폭 높여 줄 수 있는 수평형 절연게인트 바이폴라 트랜지스터가 제공된다.

公开(公告)号：KR1019970077739A

公开(公告)日：1997-12-12

申请号：KR1019960017540

申请日：1996-05-22

Applicant: 최연익 ,  한민구

Inventor： 최연익 ,  한민구 ,  황규한 ,  박일용

IPC: H01L29/78

Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
전력 트랜지스터 및 그 제조방법.
2. 발명이 해결하려고 하는 기술적 과제
항복전압특성이 저감되지 않으면서도 온상태에서 낮은 저항값을 가지는 전력 트랜지스터 및 그 제조방법을 제공함.
3. 발명의 해결방법의 요지
개시된 전력 트랜지스터는 반도체 영역중 드리프트영역의 일부표면과 게이트 산화막의 하부간에서, 드레인영역의 표면을 기준으로 융기적으로 형성된 제2도전형의 내부링 영역을 가짐에 의해, 온 상태에서의 저항값이 작아지도록 한 것을 특징으로 한다.
4. 발명의 중요한 용도
항복전압 및 출력특성이 높은 전력 트랜지스터로서 사용.

公开(公告)号：KR100064178B1

公开(公告)日：1993-08-06

申请号：KR1019890006526

申请日：1989-05-16

Applicant: 한민구 ,  김일중 ,  최연익

Inventor： 한민구 ,  최연익 ,  김일중

IPC: H01L21/16

公开(公告)号：KR1019930001894B1

公开(公告)日：1993-03-19

申请号：KR1019890006526

申请日：1989-05-16

Applicant: 한민구 ,  김일중 ,  최연익

Inventor： 한민구 ,  최연익 ,  김일중

IPC: H01L21/16

Abstract: The power MOSFET for reducing active region and source region to decrease latch-back and ON-resistance comprises an N epitaxial layer (32) formed on an N+ semiconductor wafer (30), at lease one of P- well region (34) formed on the layer (32) and having a groove or trench (46), two N source region (36) formed in the well (34), a gate oxide film (38) on the well between the source (36) and layer (32), a gate electrode (40) formed on the film (38), a side wall oxide film (43) formed at the side wall of the electrode (40) adjacent to the side wall of the groove (46), an insulation layer (42) formed on the electrode (40) and a source electrode (48) formed on the layer (42) connected to the source (36). The source (36) is formed at both side walls of the groove (46).

Abstract translation: 用于减小有源区域和源极区域以减小闭锁和导通电阻的功率MOSFET包括形成在N +半导体晶片（30）上的N外延层（32），其中形成在P阱区域（34）上的至少一个 所述层（32）并且具有凹槽或沟槽（46），在所述阱（34）中形成的两个N源极区域（36），所述源极（36）和所述层（32）之间的阱上的栅极氧化膜（38） ），形成在所述膜（38）上的栅电极（40），形成在所述电极（40）的与所述槽（46）的侧壁相邻的侧壁的侧壁氧化膜（43），绝缘层 形成在电极（40）上的电极（42）和形成在与源极（36）连接的层（42）上的源电极（48）。 源（36）形成在凹槽（46）的两个侧壁处。