公开(公告)号：KR100275207B1

公开(公告)日：2001-01-15

申请号：KR1019980016659

申请日：1998-05-09

Applicant: 한민구

Inventor： 김두영 ,  최연익 ,  한민구

IPC: H01L29/732

Abstract: PURPOSE: A structure of a vertical BMFET(Bipolar Mode Field Emission Transistor) having a multi-gate and a fabricating method thereof are provided to improve electric characteristics by improving a structure of a vertical BMFET. CONSTITUTION: A source region(4) and a gate region(3) are formed under a source electrode(S) and a gate electrode(G). A PN junction is formed between the gate region(3) and the source region(4). An epitaxial layer(2) is formed on a substrate(1). A drain electrode is formed under the substrate(1). The gate region(3) is located on the epitaxial layer(2). A MOS type gate(90) is contacted commonly with each side of the source region(4), the gate region(3), and the epitaxial layer(2) through the insulating layer(100). The source region(4) and the drain region(1) are formed by implanting the first conductive dopant ions. The gate region(3) is formed by implanting the second conductive dopant ions.

Abstract translation: 目的：提供具有多栅极的垂直BMFET（双极场发射二极管）和其制造方法的结构，以通过改善垂直BMFET的结构来改善电特性。 构成：源极区（4）和栅极区（3）形成在源极（S）和栅电极（G）的下方。 在栅极区域（3）和源极区域（4）之间形成PN结。 在基板（1）上形成外延层（2）。 在基板（1）的下方形成漏电极。 栅区（3）位于外延层（2）上。 MOS源极（90）通过绝缘层（100）与源极区域（4），栅极区域（3）和外延层（2）的每一侧共同接触。 通过注入第一导电掺杂剂离子形成源区（4）和漏区（1）。 通过注入第二导电掺杂剂离子形成栅极区域（3）。

公开(公告)号：KR1019990079026A

公开(公告)日：1999-11-05

申请号：KR1019980007489

申请日：1998-03-06

Applicant: 한민구

Inventor： 김두영 ,  변대석 ,  한민구 ,  최연익

IPC: H01L27/06

Abstract: 트렌치 게이트를 갖는 수평형 SOI 바이폴라 모드 전계효과 트랜지스터가 개시되어 있다. 그러한 트랜지스터의 구조는, 에스오아이 층의 표면에서 서로 이격되고 일정깊이로 각기 형성된 제1도전형의 소오스 및 드레인영역과; 상기 소오스 및 드레인영역사이에서 상기 영역들중의 어느 하나의 영역에 더 가까이 위치되어 상기 영역들보다 더 깊이 형성된 게이트 플러그를 상기 영역들과는 절연되게 수용하기 위한 트렌치의 하부근방에 접촉형성된 제2도전형의 게이트 영역을 가짐에 의해 전류이득률과 순방향 전압 저지능력이 개선된다.

公开(公告)号：KR100201920B1

公开(公告)日：1999-06-15

申请号：KR1019960017540

申请日：1996-05-22

Applicant: 최연익 ,  한민구

Inventor： 최연익 ,  한민구 ,  황규한 ,  박일용

IPC: H01L29/78

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
전력 트랜지스터 및 그 제조방법.
2. 발명이 해결하려고 하는 기술적 과제
항복전압특성이 저감되지 않으면서도 온 상태에서 낮은 저항값을 가지는 전력 트랜지스터 및 그 제조방법을 제공함.
3. 발명의 해결방법의 요지
개시된 전력 트랜지스터는 반도체 영역중 드리프트영역의 일부표면과 게이트 산화막의 하부간에서, 드레인 영역의 표면을 기준으로 융기적으로 형성된 제2도전형의 내부링 영역을 가짐에 의해, 온 상태에서의 저항값이 작아지도록 한 것을 특징으로 한다.
4. 발명의 중요한 용도
항복전압 및 출력특성이 높은 전력 트랜지스터로서 사용.

公开(公告)号：KR1019970077737A

公开(公告)日：1997-12-12

申请号：KR1019960015106

申请日：1996-05-08

Applicant: 한민구 ,  최연익

Inventor： 한민구 ,  최연익 ,  박일용

IPC: H01L29/78

Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
표면전계를 감소하여 항복전압특성을 향상시키기 위한 전력 트랜지스터 및 그 제조방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
표면전계를 감소하여 항복전압특성을 향상시키기 위한 전력 트랜지스터 및 그 제조방법을 제공함에 있다.
3. 발명의 해결방법의 요지
반도체 기판상에 제1도전형의 반도체 영역과, 상기 반도체 영역의 표면상의 소정영역에 형성된 제2도전형의 제1도핑영역과, 상기 제1도핑영역과 드리프트영역을 통하여 이격된 제1 또는 제2도전형의 제2도핑영역과 상기 제1도핑영역내의 표면상 채널영역을 갖도록 형성된 제1도전형의 제3도핑영역과, 상기 채널영역과 이 영역과 접한 상기 드리프트영역의 일부상에 산화막을 통하여 형성된 게이트층을 가지는 전력 트랜지스터에 있어서, 상기 게이트층이 형성된 산화막은 상기 드리프트영역상에서 상기 채널영역에 인접한 부분으로부터 두꺼워지는 소정양의 경사를 가짐으로써 항복전압이 증가됨을 요지로 한다.
4.발명의 중요한 용도
전력 트랜지스터 및 그 제조방법에 적합하다.

公开(公告)号：KR100268065B1

公开(公告)日：2000-10-16

申请号：KR1019980007489

申请日：1998-03-06

Applicant: 한민구

Inventor： 김두영 ,  변대석 ,  한민구 ,  최연익

IPC: H01L27/06

Abstract: PURPOSE: A horizontal-type SOI bipolar mode FET having a trench gate and a method for making the same are provided to achieve an enhanced electric characteristic, reduce a change of an element characteristic as well as an influence of a buried oxide layer. CONSTITUTION: A first conductive source area(40) is separated from a first conductive drain area(41), and they have a predetermined depth. A second conductive gate area is near to one area between the source and drain areas(40,41), insulates a gate plug deeper than the areas, and is contacted with a lower part of the trench. If the first conductive area is made of N-type impurity ion, the second conductive area is made of P-type ion. The gate plug is nearer to the source area, and is made of a polysilicon.

Abstract translation: 目的：提供具有沟槽栅的水平型SOI双极型FET及其制造方法，以实现增强的电特性，减少元件特性的变化以及掩埋氧化物层的影响。 构成：第一导电源区域（40）与第一导电漏极区域（41）分离，并且它们具有预定的深度。 第二导电栅极区域靠近源极和漏极区域（40,41）之间的一个区域，使栅极插塞比该区域更深，并且与沟槽的下部部分接触。 如果第一导电区域由N型杂质离子制成，则第二导电区域由P型离子制成。 门塞更靠近源区，由多晶硅制成。

公开(公告)号：KR100222436B1

公开(公告)日：1999-10-01

申请号：KR1019960036116

申请日：1996-08-28

Applicant: 한민구 ,  임무섭 ,  박철민 ,  최연익

Inventor： 한민구 ,  최연익 ,  임무섭 ,  박철민

IPC: H01J1/30

Abstract: 내부에 자체 진공을 보유하는 필드 에미션 증폭소자 및 그 제조방법이 개시된다. 개시된 필드 에미션 증폭소자는, 기판에 차례로 적층된 제1,2절연막을 통하여 상부에 수평으로 형성된 대체로 원뿔형의 캐소드와; 상기 캐소드와 이격되어 수평적으로 대향하는 애노드와; 상기 캐소드와 애노드를 이루는 도전막위에 차례로 적층된 제3,4절연막을 통하여 상부에 형성되고 상기 제1절연막의 일부에 밀착 형성되어 상기 캐소드와 애노드의 이격된 내부 공간을 진공상태로 유지시킴과 함께 상기 공간내부에 팁들을 형성하여 콘트롤 그리드로서 기능하는 게이트를 구비함을 특징으로 한다.

公开(公告)号：KR1019970024282A

公开(公告)日：1997-05-30

申请号：KR1019950036347

申请日：1995-10-20

Applicant: 한민구

Inventor： 한민구 ,  최연익 ,  김성동 ,  김재형

IPC: H01L29/72

Abstract: 1 청구범위에 기재된 발명이 속하는 기술 분야; 본 발명은 바이폴라 모드 전계 효과 트랜지스터에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제; 본 발명은 정상 오프 특성을 가지고 순방향 차단능력이 우수하며 높은 전류 이득 및 우수한 스위칭 특성을 갖는 수평형 바이폴라 모드 전계 효과 트랜지스터를 제공한다.
3. 발명의 해결방법의 요지; 본 발명은 수평형 바이폴라 모드 전계 효과 트랜지스터에 있어서, 제1 도전형의 반도체기판과, 절연층과, 제2도전형의 반도체에피층과, 절연막과, 상기 제2도전형의 제1확산영역과, 상기 제1도전형의 제2확산영역과, 상기 제2도전형의 제3확산영역과, 트렌치와, 상기 트렌치 내부에 전극 물질을 채워 형성한 소오스전극과, 상기 제2확산영역의 상부 표면의 개방된 부분에 전극 물질로서 형성된 게이트전극과, 상기 제3확산영역의 상부 표면의 개방된 부분에 전극 물질로서 형성된 드레인전극을 포함한다.
4. 발명의 중요한 용도; 본 발명은 전력용 소자에 적합하게 사용된다.

公开(公告)号：KR1019950034620A

公开(公告)日：1995-12-28

申请号：KR1019940011291

申请日：1994-05-24

Applicant: 한민구 ,  이병훈 ,  최연익 ,  김두영

Inventor： 한민구 ,  이병훈 ,  최연익 ,  김두영

IPC: H01L21/328

Abstract: 본 발명은 절연게이트 바이폴라 트랜지스터에 관한 것으로, 주입되는 소수캐리어에 따른 전압강하에 의해 래치업이 발생하는 문제점을 해결하기 위하여, 동작전류가 공급되는 전극에 접속된 반도체기판과 IGBT가 집접되어진 에피층 사이에 버피층을 가지며, 상기 버피층은 그 상부의 구조에 따라 주입되어질 정공들이 분산주입을 유도할 수 있도록 각각 저농도 및 고농도의 불순물농도를 갖도록 분할된 버피층으로 형성되도록 하여, 상기 분할버피층에 의해 래치업을 유발하는 정공들의 수는 감소되고 반대로 래치업을 유발하지 않는 영역들도 주입되는 정공들의 수는 상대적으로 증가되도록 하여, 래치업이 발생되는 임계치전류가 높아지는 절연게이트 바이폴라 트랜지스터를 제공한다.

公开(公告)号：KR1019950034619A

公开(公告)日：1995-12-28

申请号：KR1019940011290

申请日：1994-05-24

Applicant: 한민구 ,  이병훈 ,  최연익 ,  주식회사 한국전자홀딩스

Inventor： 한민구 ,  이병훈 ,  최연익 ,  이원오

IPC: H01L21/328

Abstract: 본 발명은 수평형 절연게이트 바이폴라 트랜지스터에 관한 것으로, SOI기판상에 집적되는 수평형 절연게이트 바이폴라 트랜지스터에 있어서, 주입된 정공들에 의한 래치업 발생을 억제하기 위하여, 주입된 정공들을 포획하는 캐소오드전극이 모오스 트랜지스터가 집적된 영역보다 근접되는 위치에 형성된 불순물영역에 접속되도록 형성함으로서, 상기 모오스 트랜지스터가 집적된 영역을 통과하는 정공들을 대폭 감소시킴으로써, 상기 정공들에 의한 정공전류에 기인된 전압강하를 감소시켜 래치업 발생 임계전류치를 대폭 높여줄 수 있는 수평형 절연게이트 바이폴라 트랜지스터가 제공된다.

公开(公告)号：KR1020000019245A

公开(公告)日：2000-04-06

申请号：KR1019980037231

申请日：1998-09-09

Applicant: 한민구

Inventor： 한민구 ,  최연익 ,  이병훈 ,  전정훈 ,  변대석 ,  김두영

IPC: H01L29/768

Abstract: PURPOSE: An IGBT(Insulated Gate Bipolar Transistor) is provided which can perform a rapid turn-off operation while on-state voltage drop is small. CONSTITUTION: An IGBT comprises: a cathode electrode formed on the surface of one upper portion of a second conductivity well in a first conductive substrate and on the surface of one upper portion of a first conductive well surrounded by the second conductive well; a gate electrode formed by inserting an insulation layer into the other upper portions of the first conductive well and the second conductive well; and a common anode electrode commonly connected to a second conductive anode region surrounded by a buffer region having a first conductive well form separated by a drift region from the second conductive well in the substrate, and a first conductive anode region surrounded by a second conductive well separately adjacent to the buffer region so that carriers in the drift region can be rapidly drawn out during the turn-off operation.

Abstract translation: 目的：提供IGBT（绝缘栅双极晶体管），可在导通状态电压降小的情况下执行快速关断操作。 构成：IGBT包括：阴极，形成在第一导电衬底中的第二导电阱的一个上部的表面上，并且由第二导电阱包围的第一导电阱的一个上部的表面上; 通过将绝缘层插入所述第一导电孔和所述第二导电阱的另一个上部而形成的栅电极; 以及公共阳极电极，其共同连接到第二导电阳极区域，所述第二导电阳极区域被具有由位于衬底中的第二导电阱的漂移区隔开的第一导电阱形式的缓冲区包围，以及由第二导电阱包围的第一导电阳极区域 分开地邻近缓冲区域，使得漂移区域中的载流子能够在关断操作期间被快速地拉出。