公开(公告)号：CN105845744B

公开(公告)日：2019-03-22

申请号：CN201610069313.1

申请日：2016-02-01

Applicant: 格罗方德半导体公司

Inventor： F·陈 ,  C·D·格拉斯 ,  T·L·卡内 ,  M·A·欣奥斯克伊

IPC: H01L29/94

CPC classification number: H01L29/945 ,  H01L29/495 ,  H01L29/518 ,  H01L47/005

Abstract: 本发明提供呈现具有负阻特性的装置结构以及此类装置结构的制造方法。施加信号于金属‑绝缘体‑半导体电容器的金属层，以使该金属‑绝缘体‑半导体电容器的绝缘体层在一位置击穿。在该绝缘体层的该位置处的该击穿使该金属‑绝缘体‑半导体电容器呈现负阻。该金属层可由多晶金属组成。该多晶金属的晶粒可穿过该绝缘体层并进入位于该击穿的该位置处的衬底的部分中。

公开(公告)号：CN106409815B

公开(公告)日：2019-03-15

申请号：CN201610289712.9

申请日：2016-05-04

Applicant: 格罗方德半导体公司

Inventor： 圭多·巫贝尔彼特 ,  P·阿克曼 ,  宁国祥 ,  J-H·冯 ,  C·T·林

IPC: H01L23/544 ,  H01L21/66 ,  G01R31/26

Abstract: 本发明涉及测试单元及虚设单元包含于集成电路的布线内的方法，包含接收包括多个层的集成电路的布线，选择该多个层其中一层并且提供一个或多个区块数值。该集成电路的晶粒区域依据该区块数值划分成为多个区块。依据该布线决定在该区块中该多个层的该选择的一层的一部分是否具有包含测试单元或虚设单元的可用空间，并指定标签指示结果至该区块。依据所指定的标签决定一个或多个空间可用基准是否是满足的，并且若是满足的，则该标签用于在该布线内放置一个或多个测试单元及一个或多个虚设单元其中至少一个。

公开(公告)号：CN106169465B

公开(公告)日：2019-03-08

申请号：CN201610344427.2

申请日：2016-05-23

Applicant: 格罗方德半导体公司

Inventor： J·霍恩切尔 ,  P·巴尔斯 ,  H-P·莫尔

IPC: H01L23/62 ,  H01L27/02

Abstract: 本发明涉及绝缘体上半导体构造中的电熔丝，具体涉及一种形成具有熔丝的半导体装置的方法，包括：提供绝缘体上半导体(SOI)结构，其中该绝缘体上半导体结构包括绝缘层以及形成于该绝缘层上的半导体层；形成增高半导体区于该半导体层上并邻近该半导体层的中间部分；执行硅化制程于该半导体层的该中间部分及该增高半导体区，以形成硅化半导体层及硅化增高半导体区。

公开(公告)号：CN104347380B

公开(公告)日：2018-12-14

申请号：CN201410352843.8

申请日：2014-07-23

Applicant: 格罗方德半导体公司

Inventor： S·梅茨格 ,  D·瑟伯 ,  J·帕兹尔 ,  M·伦斯基

IPC: H01L21/283 ,  H01L21/8244

CPC classification number: H01L21/283 ,  H01L21/268 ,  H01L21/28518 ,  H01L21/823412 ,  H01L21/823418 ,  H01L27/0629 ,  H01L27/1104 ,  H01L29/665 ,  H01L29/7843 ,  H01L29/7847

Abstract: 本发明涉及形成包含硅化及非硅化电路组件的半导体结构的方法，提供一种方法，包括：提供包括至少一个第一电路组件和至少一个第二电路组件的半导体结构。该第一电路组件包括第一半导体材料，而该第二电路组件包括第二半导体材料。形成具有内在应力的介电层。该介电层包括在该至少一个第一电路组件上方的第一部分和在该至少一个第二电路组件上方的第二部分。进行第一退火制程。在第一退火制程中，内在应力是至少在该第一半导体材料中通过应力记忆产生。在第一退火制程之后，去除该应力介电层的第一部分。形成金属层，且进行第二退火制程。在第二退火制程中，金属与该第一半导体材料发生化学反应，形成硅化物。该介电层的第二部分实质上防止该第二半导体材料和该金属之间的化学反应产生。

公开(公告)号：CN107168017B

公开(公告)日：2018-12-07

申请号：CN201710130530.1

申请日：2017-03-07

Applicant: 格罗方德半导体公司

Inventor： E·R·霍斯勒

IPC: G03F7/20

CPC classification number: G03F7/70925 ,  G03F7/70033 ,  G03F7/70175

Abstract: 本发明涉及利用低温制程的原位EUV收集器清洗的方法及装置，其揭示利用低温制程及磁阱进行原位EUV收集器清洗的方法及装置。实施例包括提供包括反射表面的光源收集器；向该收集器的表面施加冷却剂，以加速该反射表面上的污染物的特性转换；向该反射表面施加清洁剂，以去除该转换后的污染物；以及将该去除的污染物移至远离该反射表面的收集舱。

公开(公告)号：CN105378936B

公开(公告)日：2018-09-28

申请号：CN201480039634.6

申请日：2014-03-25

Applicant: 格罗方德半导体公司

Inventor： A·K·斯坦普

IPC: H01L29/84

Abstract: 本发明揭露为微机电系统(Micro‑Electro‑Mechanical System；MEMS)结构、制造方法以及设计结构。该方法包括形成从设于腔体结构内的微机电系统(MEMS)横梁结构延伸的缓冲器。该方法还包括在与该MEMS横梁相对的该腔体结构的一侧上形成伪着陆结构，当该MEMS横梁处于非制动状态时，该伪着陆结构横向偏离该缓冲器。

公开(公告)号：CN104835846B

公开(公告)日：2018-09-28

申请号：CN201510064958.1

申请日：2015-02-06

Applicant: 格罗方德半导体公司

Inventor： M-h·齐 ,  A·雅各布 ,  A·保罗

IPC: H01L29/78 ,  H01L21/336

Abstract: 本发明涉及一种具有用于多值逻辑应用的多层鳍部的鳍式场效晶体管及其形成方法，其中，揭露形成具有小占用面积的多值逻辑晶体管的方法及所得到的装置。实施例包括于硅基板上形成多个鳍片，各该鳍片以硬掩模覆盖住；以氧化物填充该鳍片与该硬掩模之间的空间；移除该硬掩模且使各该鳍片凹陷，在各鳍片上方氧化物中形成凹穴；在各该凹穴中形成多层硅基底层，该些硅基底层具有从底层到顶层逐渐增加的锗或碳含量的比例或逐渐减少的掺杂浓度；对鳍片的顶部进行化学机械抛光以达到平坦化；使该氧化物凹陷到一稍微低于鳍片顶部的深度，且鳍片的厚度相等于各该硅基底层的厚度；以及于该多层硅基底层上方形成一高k值介电栅极及金属栅极电极。

公开(公告)号：CN104576518B

公开(公告)日：2018-07-31

申请号：CN201410571818.9

申请日：2014-10-23

Applicant: 格罗方德半导体公司

Inventor： 张洵渊 ,  M·蔡 ,  L·赵

IPC: H01L21/768 ,  H01L23/538

CPC classification number: H01L21/76858 ,  H01L21/76831 ,  H01L21/76843 ,  H01L21/76846 ,  H01L21/76855 ,  H01L21/76856 ,  H01L23/53238 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及用于后段制程金属化的混合型锰和氮化锰阻障物及其制法,公开种制造集成电路的方法,包括:提供覆于半导体衬底上的导电材料和覆于该导电材料上的介电材料,其中开口使该导电材料的表面和该介电材料的侧壁暴露,且选择性地沉积第阻障材料的第层于该导电材料的表面上,该介电材料的侧壁仍维持暴露,若使得该第阻障材料于退火制程期间被退火,则该第阻障材料将扩散至该导电材料中。该方法进步包括修饰该暴露表面上的该第阻障材料以形成第二阻障材料,使得该第二阻障材料于退火制程期间将不扩散至该导电材料中,并沿着该开口的侧壁沉积该第阻障材料的第二层。又更进步,该方法包括退火该半导体衬底。

公开(公告)号：CN104835751B

公开(公告)日：2018-06-01

申请号：CN201510069654.4

申请日：2015-02-10

Applicant: 格罗方德半导体公司 ,  英特摩勒卡莱有限公司

Inventor： R·维勒克 ,  T·阿塔纳索夫 ,  A·董 ,  G·诺林

IPC: H01L21/60 ,  H01L21/3213

CPC classification number: H01L24/11 ,  C23F1/02 ,  C23F1/26 ,  C23F1/34 ,  C23F1/44 ,  H01L21/32134 ,  H01L21/32139 ,  H01L23/3192 ,  H01L24/03 ,  H01L24/05 ,  H01L24/13 ,  H01L2224/0345 ,  H01L2224/0361 ,  H01L2224/03614 ,  H01L2224/03912 ,  H01L2224/0401 ,  H01L2224/05027 ,  H01L2224/05166 ,  H01L2224/05181 ,  H01L2224/05186 ,  H01L2224/05572 ,  H01L2224/05582 ,  H01L2224/05647 ,  H01L2224/1145 ,  H01L2224/11462 ,  H01L2224/11464 ,  H01L2224/1147 ,  H01L2224/11848 ,  H01L2224/13022 ,  H01L2224/13082 ,  H01L2224/13111 ,  H01L2224/13147 ,  H01L2924/13091 ,  H01L2924/00 ,  H01L2924/00014 ,  H01L2924/013 ,  H01L2924/014 ,  H01L2924/01082 ,  H01L2924/01047 ,  H01L2924/0103 ,  H01L2924/01083 ,  H01L2924/01049 ,  H01L2924/01079 ,  H01L2924/01029 ,  H01L2924/01051 ,  H01L2924/00011 ,  H01L2924/00012 ,  H01L2924/04953 ,  H01L2924/04941

Abstract: 本发明揭露在集成电路制造期间蚀刻铜的方法。在一个示例实施例中，一种制造集成电路的方法包括：提供集成电路结构，该集成电路结构包括铜凸块结构以及位于该铜凸块结构下方并邻近该铜凸块结构的铜晶种层；以及利用湿式蚀刻化学相对该铜凸块结构选择性蚀刻该晶种层，该湿式蚀刻化学由体积百分比为约0.07至约0.36的H3PO4，体积百分比为约0.1至约0.7的H2O2，以及其余为H2O及可选的NH4OH组成。

公开(公告)号：CN104517005B

公开(公告)日：2018-05-25

申请号：CN201410525042.7

申请日：2014-10-08

Applicant: 格罗方德半导体公司

Inventor： 袁磊 ,  S·H·崔 ,  桂宗郁 ,  H·J·莱文森

IPC: G06F17/50 ,  G03F1/70

Abstract: 本文揭露一种产生待使用自对准双图型化程序绕线技术制造的电路布局的方法，该方法还含括产生一组心轴掩膜规则、阻隔掩膜规则、以及虚拟、软体式非心轴金属掩膜。本方法也包括建立一组其为心轴掩膜规则仿件的虚拟非心轴掩膜规则、基于心轴掩膜规则、阻隔掩膜规则及虚拟非心轴掩膜规则产生一组金属绕线设计规则、基于金属绕线设计规则产生电路绕线布局、将电路绕线布局分解成心轴掩膜图型及阻隔掩膜图型、产生对应于心轴掩膜图型的第一组掩膜资料、以及产生对应于阻隔掩膜图型的第二组掩膜资料。