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公开(公告)号：CN110120922A
公开(公告)日：2019-08-13
申请号：CN201910398813.3
申请日：2019-05-14
Applicant: 中国核动力研究设计院
IPC: H04L12/861 , H04L12/879
Abstract: 本发明公开了一种基于FPGA的数据交互网络管理系统及方法，本发明该系统包括基于FPGA构建的DPRAM接口单元、数据搬运单元、指针解析单元和N个收发器，N为大于等于1的正整数；其中，所述DPRAM接口单元、数据搬运单元和指针解析单元两两通信连接，所述数据搬运单元与收发器通信连接；该系统通过DPRAM接口单元与外部DPRAM进行数据交互，且通过收发器实现与外部硬件的数据交互。本发明实现指针和数据独立、缓冲区和收发器独立，各个功能模块之间的交互接口简单明确，根据模块自身的状态通过对DPRAM的动态访问并进行读写操作，不依赖CPU的控制。提高了数据收发的灵活性同时降低通信任务对CPU运行时间的消耗。
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公开(公告)号：CN107947888A
公开(公告)日：2018-04-20
申请号：CN201711294812.1
申请日：2017-12-08
Applicant: 中国核动力研究设计院
IPC: H04J3/06
CPC classification number: H04J3/0664 , H04J3/0682
Abstract: 本发明公开了一种基于网络通信的任务级同步方法，所述方法应用在主控制器相互的通信过程中，所述方法包括：步骤1：测量主时钟与从时钟之间的链路传输延迟和偏移时间；步骤2：主机在下一个任务周期的发送窗口期内发送启动从任务的数据帧，从机接收到此数据帧后，根据启动帧包含的时间计算出主机下个任务启动的时间，设置从机任务的启动时间，等待启动；步骤3：主机周期性与从机交互的数据帧中包含当前主机任务启动的时间信息，从机周期性进行修正偏移系数，完成周期的同步调整，实现了使用基于网络通信的任务级同步方法可以降低系统的响应时间且不用额外增加硬件电路技术效果。
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公开(公告)号：CN107942808A
公开(公告)日：2018-04-20
申请号：CN201711296448.2
申请日：2017-12-08
Applicant: 中国核动力研究设计院
IPC: G05B19/042
Abstract: 本发明公开了一种DCS容量扩展装置，包括：FPGA模块、光纤通信接口电路、LVDS转换电路、通信接口电路、机箱和槽位号接口电路、电气接口电路；作为核电厂数字化仪控系统中主控制器板卡与I/O机箱中I/O类板卡通信的桥梁，通过FPGA完成数据接收与分发、数据汇总与上报，对数据作基本的帧检测与编解码、同时可监控通信链路的连接状态功能；这种支持单配置、主从热备、1oo2D架构的DCS系统扩展装置能实时、可靠地完成主控制器板卡与I/O类板卡间通信扩展功能，满足点对点安全级通信隔离、快速响应的要求，适合在核电厂数字化仪控系统领域使用。
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公开(公告)号：CN106776374A
公开(公告)日：2017-05-31
申请号：CN201710049005.7
申请日：2017-01-23
Applicant: 中国核动力研究设计院
IPC: G06F12/0871
Abstract: 本发明公开了一种基于FPGA的高效数据缓冲方法，将检测合格的数据和帧头地址分离存储，数据存储于第一存储单元，帧头地址存储于第二存储单元，第二存储单元将存储信息提供给CPU，CPU可以根据自身负荷选择性获取帧头地址对应的数据，从而实现FPGA缓冲区的动态分配，提高FPGA缓冲区的利用率，在FPGA缓冲区中存储多帧完整的数据，进而使CPU有选择的获取数据，避免CPU对无效数据的读取导致数据缓冲效率低下的问题。
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公开(公告)号：CN112230615B
公开(公告)日：2021-12-31
申请号：CN202011162395.7
申请日：2020-10-27
Applicant: 中国核动力研究设计院
IPC: H04L12/40 , G05B19/418
Abstract: 本发明公开了核电厂安全级DCS优选通信网络冗余处理方法、装置和介质，涉及核电厂安全级设备领域，解决了所有冗余模块与主控模块直连，影响主控模块性能的问题。本发明包括主控模块与优选通信模块均为二乘二取二结构，优选通信模块对优选通信网络进行故障诊断信息二取二，主控模块对优选通信模块进行故障诊断信息二取二；优选通信模块冗余处理下级模块的数据信息，下级模块为优选通信模块的下级模块；主控模块冗余处理优选通信模块。本发明在保证系统无单一故障的同时又能扩大系统容量、降低主控模块负荷以及实时故障告警。
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Patent Agency Ranking
公开(公告)号：CN112327766A
公开(公告)日：2021-02-05
申请号：CN202011130846.9
申请日：2020-10-21
Applicant: 中国核动力研究设计院
IPC: G05B19/418
Abstract: 本发明公开了一种核安全级DCS系统的高频脉冲计数系统及测量方法，本发明的系统包括可编程逻辑器件；其中，所述可编程逻辑器件获取两路冗余的待测试脉冲输入信号；所述可编程逻辑器件采用测周法来测量0Hz～1000Hz频率范围的脉冲信号；所述可编程逻辑器件采用测频法来测量1000Hz～1MHz频率范围的脉冲信号。本发明基于可编逻辑器件，根据脉冲频率范围采用不同的频率测量方法来测量不同量程范围内的脉冲信号，能够保证不同量程范围内的测量精度以及核仪控系统的高可靠性。
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公开(公告)号：CN112201378A
公开(公告)日：2021-01-08
申请号：CN202011130715.0
申请日：2020-10-21
Applicant: 中国核动力研究设计院
Abstract: 本发明公开了基于核电厂DCS平台的热备切换方法，涉及安全级数字化控制领域，其技术方案要点是：包括两个主控模块，两个主控模块之间通过硬接线连接，并根据FPGA实时高效并行操作实现主用与备用主控模块之间交互状态；主用主控模块通过数据链路发送同步数据至备用主控模块；备用主控模块根据同步数据覆盖自身相应数据区，并跟随主用主控模块运行；将主用与备用主控模块的运行状态进行对比，并以择优状态判断是否需要主备切换；若需要，则主用主控模块将系统控制权及时转移给功能完备的备用主控模块完成主备切换。本发明利用FPGA高效快速并行的优点，并基于系统主备标识唯一实现方法和真值表逻辑判别主备方法，保证了系统中主设备不存在失效情况。
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公开(公告)号：CN110457029A
公开(公告)日：2019-11-15
申请号：CN201910744282.9
申请日：2019-08-13
Applicant: 中国核动力研究设计院
IPC: G06F8/34 , G06F16/901
Abstract: 本发明公开了一种基于SCADE基础算法块的逻辑组态图符配置方法，从SCADE算法块中提取关键信息；整理所述关键信息，并将所述关键信息写入预设的专属结构体；所述专属结构体包括SCADE算法块名称和与所述SCADE算法块名称对应的关键信息；当用户选择图符信息时，加载专属结构体，将图符信息与所述关键信息进行匹配，并将匹配得到的所述关键信息对应的算法块提取出来；对提取出来的算法块进行校验并将校验通过的算法块数据赋予图符。本发明一方面可以实现对图符块的算法信息快速配置，提高了工作效率，节约了工程设计成本；另一方面保证了图符块与算法块信息的一致性，保证了生成的代码即为设计人员设计的逻辑代码。
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公开(公告)号：CN110445656A
公开(公告)日：2019-11-12
申请号：CN201910744312.6
申请日：2019-08-13
Applicant: 中国核动力研究设计院
IPC: H04L12/24 , H04L12/26 , H04L12/751
Abstract: 本发明公开了基于核电厂DCS平台透传网络数据全生命周期生成方法，包括建立整个系统的网络拓扑关系，形成数据渠道；建立源网络变量；生成网络路径表；当网络变量在所述数据渠道中传输时，根据所述网络路径表进行传输；变量组态模块将生成的输入网络变量关联到算法组态模块的输入数据结构体中，并将所有的输出网络变量关联到算法组态模块的输出数据结构体中；根据网络路径表、输入数据结构体和输出数据结构体生成数据传输程序，并将数据传输程序编译下装至控制器完成整个网络数据的传输。本发明基于核电厂DCS平台透传网络数据全生命周期生成方法，引入了网络数据传输专用变量。使整个网络数据传输过程简洁明了，思路清晰，易于理解。
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公开(公告)号：CN106933542B
公开(公告)日：2019-06-07
申请号：CN201710204547.7
申请日：2017-03-31
Applicant: 中国核动力研究设计院
Abstract: 本发明公开了一种用于核电厂DCS系统的基于FPGA的DMA协处理器包括CPU，CPU通过EMIF总线与DMA协处理器互联，DMA协处理器通过另外两组EMIF总线分别与Flash，SRAM和GPU连接，其中Flash和GPU存储设备共享地址总线和数据总线。CPU对DMA协处理器发出DMA指令，并同时以透传的方式，将上层软件的图形组态数据下装到Flash；将动态数据写入SRAM；在上电初始化后配置GPU的工作参数。DMA协处理器：包括Flash驱动逻辑、SRAM驱动逻辑、GPU驱动逻辑、数据缓存逻辑以及总线切换逻辑，通过EMIF总线切换为CPU提供访问Flash、SRAM或GPU的通道。
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