公开(公告)号：KR101621689B1

公开(公告)日：2016-05-17

申请号：KR1020140001460

申请日：2014-01-06

Applicant: 국민대학교산학협력단

Inventor： 김대환 ,  김동명 ,  이지은

IPC: G01N27/416 ,  G01N27/327 ,  G01N27/414

Abstract: 본발명은디지털화신호처리부가집적된바이오센서및 감지방법에관한것으로, 보다상세하게는하향식(top-down approach) 제조공정을이용하여디지털화(Digitizer) 신호처리부와상호보완적인(Complementary) 바이오센서가집적된바이오센서및 바이오물질감지방법에관한것이다. 본발명에서는반도체특성을가지는나노소자의게이트전압에대한바이오물질과수용체(receptor)의반응에따른감지신호를생성하여상태변수에따라디지털화된비트(digitized bit)의테이블을측정하고, 측정된디지털레벨각각을저장하여바이오물질의감지속도를높이고, 민감도를높이는것을목적으로한다.

公开(公告)号：KR1020150081713A

公开(公告)日：2015-07-15

申请号：KR1020140001468

申请日：2014-01-06

Applicant: 국민대학교산학협력단

Inventor： 김대환 ,  김동명 ,  이지은

IPC: G01N27/416 ,  G01N27/403

CPC classification number: G01N27/416 ,  G01N27/403

Abstract: 본발명은디지털화기법을이용한바이오물질감지시스템및 감지장치에관한것으로, 보다상세하게는상호보완적인(Complementary) 반도체소자로이루어진바이오센서로부터수신신호를수신하여디지털화신호처리부(Digitizer)에서타겟물질의상태변수를결정하는바이오물질감지시스템및 감지장치에관한것이다. 본발명에서는반도체특성을가지는나노소자의바이어스조건에대한바이오물질과수용체(receptor)의반응에따른감지신호의노이즈가제거된수신신호를수신하여상태변수에따라디지털화된비트(digitizer bit)의테이블을측정하고, 측정된디지털레벨각각을저장하여바이오물질의검출속도를높이고, 민감도를높이는것을목적으로한다.

Abstract translation: 本发明涉及一种使用数字化方法的生物材料感测系统和感测装置，更具体地说，涉及一种生物材料感测系统，通过从数字化信号处理部分中接收一个接收信号来确定数字化信号处理部分中的目标材料的状态变量 包括互补半导体器件的生物传感器和感测装置。 本发明能够根据状态变量通过接收没有感测信号的噪声的接收信号，根据接收器和生物材料与纳米元件的偏置条件的反应来测量数字化位的表格 具有半导体特性，并且通过存储每个测量的数字电平来增加生物材料的灵敏度和感测速度。

公开(公告)号：KR101483716B1

公开(公告)日：2015-01-16

申请号：KR1020130164850

申请日：2013-12-27

Applicant: 국민대학교산학협력단

Inventor： 김대환 ,  김동명 ,  이재욱 ,  장재만

IPC: H01L21/66 ,  H01L29/786

CPC classification number: H01L22/14 ,  H01L51/0512

Abstract: 광 응답 특성을 이용한 유기 박막 트랜지스터의 과잉 캐리어 수명 추출 방법 및 그 장치가 개시된다. 본 발명의 일 실시예에 따른 유기 박막 트랜지스터의 과잉 캐리어 수명 추출 방법은 암실에서 유기 박막 트랜지스터의 게이트 전압에 따른 제1 드레인 전류를 측정하는 단계; 상기 유기 박막 트랜지스터에 미리 결정된 파장의 광을 조사하여 게이트 전압에 따른 제2 드레인 전류를 측정하는 단계; 상기 광을 오프시킨 후 상기 광의 오프 시간을 기준으로 상기 유기 박막 트랜지스터의 게이트 전압에 따른 제3 드레인 전류를 경과 시간별로 측정하는 단계; 상기 제1 드레인 전류 내지 상기 제3 드레인 전류에 기초하여 상기 유기 박막 트랜지스터의 상기 경과 시간별 문턱 전압(threshold voltage)의 차이를 계산하는 단계; 및 상기 계산된 상기 경과 시간별 상기 문턱 전압의 차이에 기초하여 상기 유기 박막 트랜지스터에 대한 복수의 과잉 캐리어 수명들을 추출하는 단계를 포함하는 것을 특징으로 한다.

Abstract translation: 通过使用根据本发明的实施例的光学响应特性来提取有机薄膜晶体管的过剩载流子寿命的方法包括以下步骤：根据有机薄膜晶体管的栅极电压测量第一漏极电流 在暗室里 通过在暗室中向有机薄膜晶体管照射具有预定波长的光，根据栅极电压测量第二漏极电流; 根据有机薄膜晶体管的栅极电压，在经过的时间段之后，基于光关闭后的光的关闭时间来测量第三漏极电流; 基于所述第一至第三漏极电流计算所述有机薄膜晶体管的每个经过时间的阈值电压之间的差异; 以及基于计算出的每个经过时间的阈值电压之间的差异来提取有机薄膜晶体管的多个剩余载流子寿命。

公开(公告)号：KR101113990B1

公开(公告)日：2012-03-05

申请号：KR1020110110834

申请日：2011-10-27

Applicant: 국민대학교산학협력단

Inventor： 신자선 ,  김동명 ,  김대환

IPC: H01L27/10 ,  H01L27/108 ,  H01L21/8242

Abstract: PURPOSE: A novel double HBT-based capacitorless 1t dram cell with Si/SiGE hetero junctions is provided to improve carrier production rate by forming a hetero structure which is divided into the upper part and lower part of a body. CONSTITUTION: A body(110) of a vertical pin type is formed on a substrate(100). The body is formed by using silicon-germanium. The source(120) and drain(130) of a silicon material are formed in right and left sides of the longitudinal direction of the body. A top gate(140) and a bottom gate(150) of a double structure are formed in the top and bottom of the body. A spacer(170) isolates the top gate, the bottom gate, the source and the drain.

Abstract translation: 目的：提供一种具有Si / SiGE异质结的新颖的基于HBT的双电池无电容器1t电池，通过形成分为机体上部和下部的异质结构来提高载流子生产率。 构成：在基板（100）上形成垂直销型的主体（110）。 身体通过使用硅 - 锗形成。 硅材料的源极（120）和漏极（130）形成在主体的纵向方向的左右两侧。 双体结构的顶门（140）和底门（150）形成在主体的顶部和底部。 间隔物（170）隔离顶栅，底栅，源极和漏极。

公开(公告)号：KR1020110126004A

公开(公告)日：2011-11-22

申请号：KR1020100045681

申请日：2010-05-14

Applicant: 국민대학교산학협력단

Inventor： 김동명 ,  김대환 ,  이순영 ,  장재만 ,  김효종 ,  신자선

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L29/78696 ,  H01L27/108 ,  H01L29/78648 ,  H01L29/78651 ,  H01L29/78684

Abstract: PURPOSE: An SBE EDRAM cell transistor which does not have a capacitor is provided to improve a charge holding characteristic by shutting a hole using band offset between a silicon germanium layer and a silicon layer. CONSTITUTION: A silicon dioxide obstacle(100) secludes that a hole which is created by impact ionization gets out. A pair of silicon source-drain layers(200) is formed in the upper end of the silicon dioxide obstacle. A silicon channel layer(300) is formed in order to be contiguous between a pair of silicon source-drain layers. A silicon germanium layer(400) is heterogeneously united in the bottom end of the silicon channel layer and stores the hole which is created by the impact ionization.

Abstract translation: 目的：提供不具有电容器的SBE EDRAM单元晶体管，以通过利用硅锗层和硅层之间的带偏移来关闭空穴来提高电荷保持特性。 构成：二氧化硅障碍物（100）隐藏通过冲击电离产生的孔出来。 在二氧化硅障碍物的上端形成一对硅源极 - 漏极层（200）。 形成硅沟道层（300）以便在一对硅源极 - 漏极层之间连续。 硅锗层（400）在硅沟道层的底端中非均匀地结合在一起，并存储由冲击电离产生的孔。

公开(公告)号：KR1020110006577A

公开(公告)日：2011-01-20

申请号：KR1020100002908

申请日：2010-01-12

Applicant: 국민대학교산학협력단

Inventor： 김동명 ,  김대환 ,  이순영

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L29/66833 ,  H01L21/265 ,  H01L21/28282 ,  H01L21/31051 ,  H01L29/4234 ,  H01L29/792

Abstract: PURPOSE: A NOR type memory architecture using non-volatile memory cell is provided to improve the integration degree of memory integration and reduce the error which may occur durin data determining operation though an efficient arrangement of memory cell. CONSTITUTION: A first oxide film is formed on an active pin area of I shape for forming a source/drain area. A second oxide film is formed on the gate area shaped like T. A charge trapping layer is formed between the first oxide film and the second oxide film(S130). The arsenic ion is injected into the source/drain area for doping.

Abstract translation: 目的：提供使用非易失性存储单元的NOR型存储架构，以提高存储器集成的集成度，并通过存储单元的有效布置来减少在数据确定操作中可能发生的错误。 构成：第一氧化膜形成在I形的有源销区上，用于形成源/漏区。 第二氧化膜形成在类似T的栅区上。在第一氧化膜和第二氧化物膜之间形成电荷捕获层（S130）。 将砷离子注入源极/漏极区域进行掺杂。