-
公开(公告)号：KR100146656B1
公开(公告)日：1998-09-15
申请号：KR1019940029918
申请日：1994-11-15
Applicant: 한국전자통신연구원
IPC: G06F7/44
CPC classification number: G06F7/00
Abstract: 본 발명은 논리합 연산기의 각각 소정 비트를 갖는 k(k는 임의의 양의 정수)개의 이진수 입력과 다른 하나의 이진수 입력의 두 입력 신호가 모두 다치 논리 신호인 경우의 논리합 연산장치에 관한 것으로서, 상기 이진수 입력들의 각 비트별로 순차로 받아들여 덧셈하는 것에 의해 상기 이진수 입력에 해당하는 다치 논리값을 구하는 산술 덧셈기와, 상기 산술 덧셈기의 출력과 이진 입력을 받아들이는 이진-다치 논리합 연산기를 구성함으로써, 이진 논리합 연산기와 산술 연산기가 복합적으로 구성된 논리회로에 적용할 경우 많은 회로상의 장점을 가질 수 있는, 즉 회로의 구성이 간단할 뿐만 아니라 경제적인 회로의 설계가 가능한 효과가 있다.
-
公开(公告)号：KR1019970055732A
公开(公告)日：1997-07-31
申请号：KR1019950053618
申请日：1995-12-21
Applicant: 한국전자통신연구원
IPC: H04B7/26
Abstract: 본 발명은 CDMA(Code Division Mulitiple Access)이동통신 시스템의 역방향 링크에서의 버스트 트래픽 데이터에 시간 정렬된 버스트 파일럿을 전송하는 방법에 관한 것으로 트래픽 버스트사 없는 경우에는 버스트 파일롯을 전송하지 않고 트래픽 버스트가 있는 경우에만 트래픽 버스트에 N
p 비트 만큼 앞서고 N
0 비트 만큼 겹치도록 버스트 파일롯을 전송하는 것을 특징으로 하여 파일롯 신호에 의한 간섭신호의 레벨을 불필요하게 증가시키지 않으므로 채널 용량을 증대시킬 수 있는 효과가 있다.-
公开(公告)号：KR1019970055709A
公开(公告)日：1997-07-31
申请号：KR1019950054546
申请日：1995-12-22
Applicant: 한국전자통신연구원
Inventor： 박항구 , 신동관 , 이정구 , 이동욱 , 방승찬 , 박형래 , 김진업 , 김선영 , 오현서 , 강법주 , 김성락 , 송평중 , 이헌 , 한기철 , 이혁재 , 한영남
IPC: H04J13/12
Abstract: 본 발명은 개인휴대통신시스템의 광대역 CDMA 무선접속장치에 관한 것으로서, 음성코딩방식을 가변율 CELP를 사용하면서 시그널링 정보가 있을때만 시그널링 정보를 전송하는 시그널링 액티비티(Activity)와 통화 채널의 트래픽이 있을때만 파일럿을 전송하는 버스트 파일럿 개념을 적용하여 채널용량을 증가시켰으며, 하다마드 코드쌍(Hadamard Code Pair) 개념을 사용하며 최대 전송속도가 64kbps까지 제공되는 1.8GHz~2GHz 대역의 개인휴대통신시스템의 광대역 CDMA 무선접속장치를 제공하기 위한 것이다.
-
-
-
Patent Agency Ranking
-
公开(公告)号：KR1019950010822B1
公开(公告)日：1995-09-23
申请号：KR1019930025910
申请日：1993-11-30
Applicant: 한국전자통신연구원
IPC: G06F7/42
Abstract: The binary multi-valued NORing operator comprises a multi-valued signal input line for transmitting a multi-valued logic signal supplied from a multi-valued logic signal source; a multi-valued signal maximum value input line for transmitting the maximum value signal of the multi-valued logic signal; a subtracting unit for inputting the multi-valued logic signal and its maximum value signal, subtracting the multi-valued logic value from the maximum value of the multi-valued logic signal and outputting a complementary signal of the multi-valued logic signal; and a selection unit for inputting the multi-valued logic signal and its complementary signal at its input terminals and a binary signal at its control terminal and outputting one of the multi-valued logic signal and its complementary signal according to the binary signal
Abstract translation: 二值多值NORing算子包括用于发送从多值逻辑信号源提供的多值逻辑信号的多值信号输入线; 用于发送多值逻辑信号的最大值信号的多值信号最大值输入线; 减法单元，用于输入多值逻辑信号及其最大值信号，从多值逻辑信号的最大值中减去多值逻辑值，并输出多值逻辑信号的互补信号; 以及选择单元，用于在其输入端输入多值逻辑信号及其互补信号，并在其控制端输入二进制信号，并根据二进制信号输出多值逻辑信号及其互补信号之一
-
公开(公告)号：KR1019950010821B1
公开(公告)日：1995-09-23
申请号：KR1019930025909
申请日：1993-11-30
Applicant: 한국전자통신연구원
IPC: G06F7/42
Abstract: The binary multi-valued ORing operator comprises a multi-valued signal input line for transmitting a multi-valued logic signal supplied from a multi-valued logic signal source; a multi-valued signal maximum value input line for transmitting the maximum value signal of the multi-valued logic signal; and a selection unit for inputting the multi-valued logic signal and its maximum value signal at its input terminals and a binary signal at its control terminal and outputting one of the multi-valued logic signal and its maximum value signal according to the binary signal.
Abstract translation: 二进制多值ORing运算符包括用于发送从多值逻辑信号源提供的多值逻辑信号的多值信号输入线; 用于发送多值逻辑信号的最大值信号的多值信号最大值输入线; 以及选择单元，用于在其输入端输入多值逻辑信号及其最大值信号，并在其控制端输入二值信号，并根据二进制信号输出多值逻辑信号及其最大值信号之一。
-
公开(公告)号：KR102233948B1
公开(公告)日：2021-03-30
申请号：KR1020150053560
申请日：2015-04-16
Applicant: 한국전자통신연구원
Abstract: 본발명의일 실시예에따른안테나어레이는제 1 안테나, 제 2 안테나, 및상기제 1 및제 2 안테나사이의거리와상기제 1 및제 2 안테나의빔 패턴의형태에기초하여높이가결정되는유전체를포함할수 있다. 본발명의일 실시예에따른안테나어레이에따르면안테나상호간의커플링을줄일수 있다.
-
公开(公告)号：KR1020160090012A
公开(公告)日：2016-07-29
申请号：KR1020150009738
申请日：2015-01-21
Applicant: 한국전자통신연구원
IPC: H04L27/26
CPC classification number: G06F17/142 , H04L27/00 , H04L27/2628
Abstract: 본발명은 LTE 시스템의 IFFT 입력제어장치에관한것이다. 본발명에따른장치는입력데이터중 미리정의된조건에따라 FFT 구조의스테이지 1에적용할일부데이터를선택하는제1 멀티플렉서, 상기제1 멀티플렉서에의해선택된일부데이버를입력받아, 상기입력된데이터에대해버터플라이연산을수행하는버터플라이연산부, 상기버터플라이연산부로부터출력된결과값에미리정해진특정값을곱하여출력하는곱셈기, 상기곱셈기를통해출력된값과, 상기제1 멀티플렉서에의해선택되지않은나머지데이터를입력받아 FFT 구조의스테이지 2로출력하는제2 멀티플렉서, 및 LTE 시스템의고속푸리에변환및 역고속푸리에변환을제어하는제어부를포함한다.
Abstract translation: 本发明涉及长期演进（LTE）系统中的快速傅立叶逆变换（IFFT）输入控制装置。 根据本发明的装置包括：第一多路复用器，用于根据输入数据之间的预定条件选择要应用于FFT结构的一级的数据的一部分; 蝴蝶计算单元，用于通过接收由第一多路复用器选择的数据的一部分来对输入的数据执行蝶形运算; 乘法器，用于将从蝶形计算单元输出的结果值乘以预定的特定值，然后输出乘法结果; 第二多路复用器，用于接收经由乘法器输出的值和由第一多路复用器未选择的剩余数据，以将接收的值和数据输出到FFT结构的第二级; 以及控制单元，用于控制LTE系统的快速傅里叶变换和快速傅里叶逆变换。 因此，根据本发明的装置可以使IFFT，等待时间和蝶形计算的存储器大小最小化。
-
-
-
-
-
-
-
-
-
Search Results
212
records
(took 0.022 seconds)
