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公开(公告)号：KR100634356B1
公开(公告)日：2006-10-16
申请号：KR1020040033590
申请日：2004-05-12
Applicant: 삼성전자주식회사
Inventor： 김창래
IPC: G06F9/24
CPC classification number: G06F9/4401
Abstract: 본 발명은 파워 업 시 메인 데이터(예를 들면, 부트 코드)를 안정적으로 로딩하기 위한 메모리 시스템 및 메인 데이터 로딩 방법에 관한 것이다. 본 발명에 따른 메모리 시스템은 메인 데이터 및 더미 데이터를 저장하는 메모리와 파워-업 시 더미 데이터를 반복적으로 로딩한 후에 더미 데이터가 미리 설정된 기준 데이터와 일치할 때 메인 데이터를 로딩하는 컨트롤러를 포함한다. 본 발명에 의하면, 파워 업 시 메인 데이터의 로딩 페일을 방지할 수 있다.
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公开(公告)号：KR1020060086031A
公开(公告)日：2006-07-31
申请号：KR1020050006840
申请日：2005-01-25
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C29/785
Abstract: 본 발명은 반도체 메모리 장치의 결함 어드레스 저장 회로에 관한 것이다. 본 발명은 퓨즈 영역과 트랜지스터 영역을 포함한다. 상기 퓨즈 영역은 복수개의 퓨즈쌍들로 이루어진다. 상기 트랜지스터 영역은 레이아웃 구조상 상기 퓨즈 영역의 외부에 배치되며, 상기 복수개의 퓨즈쌍들 각각에 연결되는 트랜지스터쌍들로 이루어진다. 여기에서, 상기 트랜지스터쌍들은 일렬로 배치되며, 하나의 버스 라인에 연결된다. 본 발명에 의하면, 반도체 메모리 장치의 면적 및 버스 라인의 개수를 줄일 수 있다.
Abstract translation: 本发明涉及一种半导体存储器件的缺陷地址存储电路。 本发明包括熔丝区域和晶体管区域。 熔丝区域由多对熔丝组成。 晶体管区域布置在布局结构上的熔丝区域的外部并且包括连接到多个熔丝对中的每一个的晶体管对。 这里，晶体管对排成一条线并连接到一条总线。 根据本发明，可以减小半导体存储器件的面积和总线数量。
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公开(公告)号：KR100513391B1
公开(公告)日：2005-11-28
申请号：KR1019980016121
申请日：1998-05-06
Applicant: 삼성전자주식회사
IPC: G11C11/409
Abstract: 본 발명은 반도체 메모리 장치 및 그 장치의 데이터 리드 방법을 공개한다. 그 장치는 센스 증폭기 인에이블 신호에 응답하여 인에이블되고 데이터 라인쌍으로 부터 전송되는 데이터 쌍을 입력하고 증폭하여 CMOS레벨의 센싱 출력신호 및 반전 센싱 출력신호를 발생하는 센스 증폭기, 센싱 출력신호 또는 반전 센싱 출력신호가 "하이"레벨인 경우에 센싱 출력신호 또는 반전 센싱 출력신호의 레벨을 낯추어 변환된 센싱 출력신호 및 반전 센싱 출력신호를 발생하기 위한 레벨 변환기, 데이터 출력 버퍼 인에이블 신호에 응답하여 인에이블되어 레벨 변환기로 부터의 변환된 센싱 출력신호 및 반전 센싱 출력신호를 입력하여 출력 데이터 라인쌍으로 출력 데이터 쌍을 출력하기 위한 데이터 출력 버퍼로 구성되어 있다. 따라서, 반도체 메모리 장치의 데이터 리드 속도를 향상시키고, 안정된 동작을 수행할 수 있다.
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公开(公告)号：KR1019980044788A
公开(公告)日：1998-09-05
申请号：KR1019960062913
申请日：1996-12-07
Applicant: 삼성전자주식회사
IPC: G11C11/413
Abstract: 고속동작을 위한 동기형 에스램의 섹션 로우 디코더 회로가 개시된다. 섹션 로우 디코더 회로는 섹션 워드라인의 인에이블을 고속으로 하기 위해 메인 워드라인에 인가된 신호에 응답하여 동작하는 풀업 및 풀 다운 트랜지스터와, 상기 풀업 트랜지스터의 드레인이 위치하는 접속점에 드레인이 연결되고 상기 풀 다운 트랜지스터의 드레인에 소오스가 연결되며 섹션 워드라인 선택신호를 게이트단자로 수신하는 구동 트랜지스터와, 상기 접속점에 생성된 전위 레벨을 반전시키는 인버터를 포함하는 것에 의해 상기 섹션 워드라인의 인에이블 시점이후에는 상기 접속점에 전원전압이 제공되지 않도록 함을 특징으로 한다.
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公开(公告)号：KR1019980030791A
公开(公告)日：1998-07-25
申请号：KR1019960050270
申请日：1996-10-30
Applicant: 삼성전자주식회사
IPC: G11C11/413
Abstract: 디코딩 어드레스 페일을 방지하기 위해 개시된 리던던시 디코딩 회로는, 리던던시 어드레스를 출력단에 연결된 내부퓨즈들의 커팅에 의존하여 디코딩 출력하는 비교기와; 스위칭 제어신호에 응답하여 상기 비교기의 상기 출력단에 구동전류를 공급하는 구동부와; 파워업시에 미리 설정된 폭을 가지는 파워업 펄스를 발생하는 펄스발생부와; 전원전압에 일단이 연결되고 커팅가능한 마스터 퓨즈와 상기 마스터 퓨즈의 타단과 접지간에 연결되고 상기 파워업 펄스에 응답하는 스위칭소자를 가지며, 상기 마스터 퓨즈가 불완전하게 커팅된 경우에도 상기 스위칭 제어신호를 미리 설정된 레벨로 제공하여 상기 비교기의 디코딩 출력이 정상적으로 되게 하는 스위칭 제어신호 발생부를 가짐을 특징으로 한다.
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Patent Agency Ranking
公开(公告)号：KR200117405Y1
公开(公告)日：1998-04-21
申请号：KR2019940029094
申请日：1994-11-02
Applicant: 삼성전자주식회사
IPC: H01L27/04
Abstract: 1. 청구범위에 기재된 고안이 속한 기술분야.
본 고안은 칩내부회로로 감소된 내부 전원전압을 공급하는 반도체 메모리 장치의 내부전원전압 발생회로에 관한 것이다.
2. 고안이 해결하려고 하는 기술적 과제.
종래에는 제어트랜지스터의 응답속도가 느려 불안정한 내부전원전압을 칩내부로 공급하였고 이러한 불안정한 내부전원전압의 공급으로 칩내부를 구성하는 소자들의 논리 오동작이 발생하였음.
3. 고안의 해결방법의 요지.
출력라인과 제어트랜지스터의 입력단에 커플링 캐패시터를 접속하므로서 출력라인의 전압변동을 즉시에 상기 제어트랜지스터의 제어전극으로 커플링함.
4. 고안의 중요한 용도.
빠르게 감지하고 보정하는 내부전원전압 발생회로를 제공함으로서 칩내부로 출력되는 내부전압레벨을 현저하게 안정화시켰고 또 고속으로 처리되는 반도체 메모리 장치의 다른 소자들과 속도면에서 매칭을 이루어 보다 빠른 반도체 집적회로 장치를 구현할 수 있다.-
公开(公告)号：KR1019970051077A
公开(公告)日：1997-07-29
申请号：KR1019950055750
申请日：1995-12-23
Applicant: 삼성전자주식회사
Inventor： 김창래
IPC: G11C5/14
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야
외부입력신호에 의한 네가티브 언더쇼트(negative undershoot)가 제거된 입력 패드의 회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
입력신호의 천이로 인한 네가티브 언더쇼트에 의한 영향을 억제하는 입력패드의 회로를 제공함에 있다.
3. 발명의 해결방법의 요지
버퍼와 연결되고 외부입력신호가 수신되는 본딩패드를 포함하며 입력신호의 천이로 인하여 네가티브 언더쇼트에 의한 영향을 억제하는 반도체 메모리 장치의 입력패드의 회로에 있어서, 기판과 인접하는 피형 휄 단자 상에 엔형불순물 확산층은 상기 본딩패드와 연결되며 다른 엔형불순물확산층과 피형불순물확산층은 커플링되어 공통연결되는 복수개의 제1수단들과, 상기 제1수단들의 상기 피여 휄단자에 복수개의 제 2수단들이 접지전압단자 사이에 직렬로 연결되는 입력보호수단을 가지는 것을 요지로 한다.
4. 발명의 중요한 용도
반도체 메모리 장치의 입력패드회로에 적합하게 사용된다.-
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公开(公告)号：KR1019930017029A
公开(公告)日：1993-08-30
申请号：KR1019920000299
申请日：1992-01-11
Applicant: 삼성전자주식회사
Inventor： 김창래
IPC: G11C11/407
Abstract: 본 발명은 반도체 메모리 장치에서 특히 전류소비를 절감시키시 위한 비트라인 프리차아지 회로에 관한 것으로, 종래 기술에 의한 비트라인 프리차아지회로는 소정의 워드라인이 인에이블되어 소정의 메모리 쎌의 데이타가 독출되는 동작시에 상기 워드라인에 공통으로 연결되는 다른 메모리 쎌의 경우에 비트라인 프리차아지 회로에 의하여 불필요한 전류가 흐르게 되고 이는 초고집적 반도체 소자의 경우 점점 심각한 문제로 대두되는 바, 본 발명에 의한 비트라인 프리차아지회로는 소정의 컨트롤신호에 의해 동작되는 제어수단(40)(…)(40n)을 구비하고 소정의 메모리 쎌에 연결된 워드라인이 인에이블되어도 상기 메모리 쎌의 컬럼선택이 이루어지지 않은 경우에 상기 메모리 쎌에 연결된 비트라인을 프리차아지하는 비트라인 프리차아지 트랜지스 를 디세이블시키므로서, 이로부터 전류소비를 최대한 억제하여 저 전류 소비를 요하는 초고집적 반도체 메모리 장치에 더욱 효과가 크게된다.
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