公开(公告)号：KR1020010066356A

公开(公告)日：2001-07-11

申请号：KR1019990068065

申请日：1999-12-31

Applicant: 삼성전자주식회사

Inventor： 남경우

IPC: G11C11/34

CPC classification number: G11C7/222

Abstract: PURPOSE: A circuit for generating a clock signal is provided to secure a set-up/hold time margin by removing a skew of the clock signal. CONSTITUTION: The circuit includes the first clock signal generators(52.NA3,I20) and the second clock signal generator(54,NA4,I21) The first clock signal generator generates the first clock signal by combining an external clock signal with the first signal generated by delaying the external signal, and has the first delay unit(52) for generating the first signal and the first AND gate(NA3,I20) for logically combining the clock signal with the first signal. The second clock signal generator generates the second clock signal by combining the external clock signal with the second signal generated by delaying the external signal, and has the second delay unit(54) for generating the second signal with the second AND gate(NA4,I21) for combining the clock signal with the second signal. The pulse width of the first clock signal is wider than the pulse width of the second clock signal. The active time section is formed within the time section of the first clock signal.

Abstract translation: 目的：提供用于产生时钟信号的电路，通过消除时钟信号的偏斜来确保设置/保持时间裕度。 构成：电路包括第一时钟信号发生器（52.NA3，I20）和第二时钟信号发生器（54，NA4，I21）。第一时钟信号发生器通过将外部时钟信号与第一信号组合来产生第一时钟信号 通过延迟外部信号产生，并且具有用于产生第一信号的第一延迟单元（52）和用于将时钟信号与第一信号逻辑组合的第一与门（NA3，I20）。 第二时钟信号发生器通过将外部时钟信号与通过延迟外部信号产生的第二信号组合来产生第二时钟信号，并且具有用于利用第二与门（NA4，I21）产生第二信号的第二延迟单元（54） ），用于将时钟信号与第二信号组合。 第一时钟信号的脉冲宽度比第二时钟信号的脉冲宽度宽。 活动时间部分形成在第一时钟信号的时间段内。

公开(公告)号：KR1019990057719A

公开(公告)日：1999-07-15

申请号：KR1019970077791

申请日：1997-12-30

Applicant: 삼성전자주식회사

Inventor： 남경우 ,  이호철

IPC: G11C11/407

Abstract: 본 발명은 지연 수단들을 추가함으로써 정상 프리차아지 및 자동 프리차아지 명령에서 워드라인을 디세이블하는 속도를 일정하게 하기 위한 반도체 메모리 장치의 워드 라인 프리차아지 제어 회로를 개시한다. 이는 데이터의 리드/라이트 동작이 완료된 후 외부로부터 입력되어 워드 라인을 디세이블하는 정상 프리차아지(Normal Precharge) 명령 또는 데이터의 리드/라이트 명령과 함께 입력되어 데이터의 리드/라이트 동작이 완료된 후 자동으로 워드 라인을 디세이블하는 자동 프리차아지(Auto-Precharge) 명령을 입력으로하는 반도체 메모리 장치의 워드 라인 프리차아지 제어 회로에 있어서, 상기 정상 프리차아지(Normal Precharge) 명령이 입력될 때 동작하고 제 1 신호 지연 수단을 포함하는 제 1 회로부, 상기 자동 프리차아지(Auto-Precharge) 명령이 입력될 때 동작하고 제 2 신호 지연 수단을 포함하는 제 2 회로부, 및 상기 제 1 회로부 또는 제 2 회로부에서 출력된 신호를 입력으로하여 워드 라인을 디세이블하는 로우 마스터 신호(ΦR)를 출력하는 제 3 회로부를 구비한다.

公开(公告)号：KR1019980037817A

公开(公告)日：1998-08-05

申请号：KR1019960056627

申请日：1996-11-22

Applicant: 삼성전자주식회사

Inventor： 남경우

IPC: H01L27/00

Abstract: 본 발명은 반도체 메모리 장치의 데이타 처리방법을 공개한다. 그 방법은 행 어드레스에 의해서 복수개의 워드라인중의 하나를 선택하기 위한 행 디코더, 열 어드레스에 의해서 복수개의 비트라인쌍중 하나 이상의 비트라인쌍을 선택하기 위한 열 디코더, 상기 비트라인쌍사이에 연결되어 비트라인쌍으로 전송된 데이타를 증폭하기 위한 복수개의 증폭수단, 및 상기 워드라인과 비트라인에 연결된 복수개의 메모리 셀들을 가지는 메모리 셀 어레이를 구비한 반도체 메모리 장치의 데이타 처리방법에 있어서, 상기 행 디코더에 의해서 하나의 워드 라인을 인에이블하여 그 워드 라인에 연결된 메모리 셀들의 데이타를 상기 비트 라인쌍으로 전송하는 단계, 상기 비트라인쌍으로 전송된 데이타를 상기 증폭수단에 의해서 증폭하는 단계, 및 상기 행 디코더에 의해서 다른 하나의 워드 라인을 인에이블하여 상기 증폭단� ��에서 증폭된 비트 라인쌍의 데이타를 상기 다른 하나의 워드 라인에 연결된 메모리 셀들에 저장하는 단계로 이루어져 있다. 따라서, 하나의 명령신호를 인가하여 고속으로 데이타를 이동시킬 수 있다.

公开(公告)号：KR1019980028920A

公开(公告)日：1998-07-15

申请号：KR1019960048110

申请日：1996-10-24

Applicant: 삼성전자주식회사

Inventor： 남경우 ,  경계현

IPC: H03H2/00

Abstract: 본 발명은 외부전원전압을 입력하여 내부전원전압을 발생하는 내부전원 발생수단; 테스트모드에서 인에이블되어 외부기준전압과 상기 내부전원전압을 비교하는 비교수단; 및 상기 비교수단의 출력에 응답하여 상기 내부전원전압의 레벨이 상기 외부기준전압의 레벨과 동일 이상으로 되면 상기 내부전원 발생수단의 출력전류를 방전시킴으로써 내부전원전압이 상기 외부전원전압 이상으로 상승되는 것을 방지하기 위한 클램프수단을 구비하는 것을 특징으로 한다.
따라서, 본 발명에 의하면 반도체 메모리 장치의 여러 가지 테스트 과정에서 높은 전압과 온도를 가하게 될 때, 공급 전원으로 내부 전원을 만들어 쓰는 제품의 경우에 공급 전원이 높아짐에 따라 내부 전원의 전압도 따라서 높아지거나 내부 전원이 공급 전원보다 큰 경우에 발생할 수 있는 문제를 해결하여 반도체 메모리 장치의 테스트 과정에서 장치에 무리를 주지 않으면서 안정한 테스트를 가능하게 해 준다.

公开(公告)号：KR1020090092371A

公开(公告)日：2009-09-01

申请号：KR1020080017589

申请日：2008-02-27

Applicant: 삼성전자주식회사

Inventor： 권진형 ,  남경우 ,  손한구 ,  이호철 ,  장광명

IPC: G11C7/10 ,  G11C11/40 ,  G11C16/00

CPC classification number: G11C11/413 ,  G11C7/1075

Abstract: A multi port semiconductor memory device, a multi processor system using the same, and a driving method of a multi port semiconductor memory device are provided to access a shared memory region formed by a latch type memory cell through DRAM interface. At least two or more port units are connected to processors. Exclusive memory regions(10,11,12,13) are accessed by the processors corresponding to the port units, and comprise DRAM(Dynamic Random Access Memory) cells. A shared memory region(14) is accessed by the processors through the port units, and comprises memory cells of type different from the exclusive memory regions. The shared memory region is allocated into a memory capacity unit set in a part of a memory cell array. A port connection control part(50) controls a data pass between the shared memory region and the port units.

Abstract translation: 提供多端口半导体存储器件，使用该多端口半导体存储器件的多处理器系统和多端口半导体存储器件的驱动方法，以通过DRAM接口访问由锁存型存储器单元形成的共享存储器区域。 至少两个或更多个端口单元连接到处理器。 独占存储器区域（10,11,12,13）由对应于端口单元的处理器访问，并且包括DRAM（动态随机存取存储器）单元。 共享存储器区域（14）由处理器通过端口单元访问，并且包括与排他存储区域不同的类型的存储器单元。 共享存储器区域被分配到存储器单元阵列的一部分中设置的存储器容量单元中。 端口连接控制部分（50）控制共享存储器区域和端口单元之间的数据传递。

公开(公告)号：KR1020080067799A

公开(公告)日：2008-07-22

申请号：KR1020070005158

申请日：2007-01-17

Applicant: 삼성전자주식회사

Inventor： 오치성 ,  김용준 ,  남경우 ,  김진국

IPC: G06F13/16 ,  G06F12/00 ,  G06F15/167 ,  G06F15/16

CPC classification number: G11C5/02 ,  G11C8/12

Abstract: A multi-path accessible semiconductor memory device having mail box regions and a method of controlling mail box access are provided to share a data input/output path, transmit a message through an additional message input/output line and minimize an increase in the number of message input/output lines to reduce a chip size. A multi-path accessible semiconductor memory device(100) includes at least one shared memory region(112) and mail box regions(260,270). The shared memory region is operatively connected to a plurality of independent ports(120,130), selectively accessed through a data access path formed between one of the ports, which is authorized, and the shared memory, and allocated to a memory cell array. The mail box regions are respectively provided for the ports for message communication among the ports and share a data input/output line which forms the data access path to be accessed corresponding to a specific address of the shared memory region.

Abstract translation: 提供具有邮箱区域的多路径可访问半导体存储器件和控制邮箱访问的方法以共享数据输入/输出路径，通过附加消息输入/输出线路发送消息并最小化数量的增加 消息输入/输出线以减少芯片尺寸。 多路径可访问半导体存储器件（100）包括至少一个共享存储区域（112）和邮箱区域（260,270）。 共享存储器区域可操作地连接到多个独立端口（120,130），其通过在被授权的一个端口和共享存储器之间形成并分配给存储器单元阵列的数据访问路径选择性地访问。 邮箱区域分别被提供用于端口之间的消息通信端口，并且共享一个数据输入/输出线路，该数据输入/输出线路形成对应于共享存储器区域的特定地址的要访问的数据访问路径。

公开(公告)号：KR100800384B1

公开(公告)日：2008-02-01

申请号：KR1020060055206

申请日：2006-06-20

Applicant: 삼성전자주식회사

Inventor： 남경우 ,  이호철

IPC: G11C11/406

CPC classification number: G11C11/406 ,  G11C7/1075 ,  G11C11/40603 ,  G11C11/40615 ,  G11C11/40618

Abstract: 본 발명은 반도체 메모리 장치 및 이에 따른 셀프 리프레쉬 방법에 관한 것으로, 본 발명에 따른 반도체 메모리 장치는, 복수개의 입출력 포트를 구비하고, 각각의 입출력 포트를 통하여 각각 독립적인 동작을 수행하되, 상기 복수개의 입출력 포트들 중 어느 하나의 입출력포트를 통하여 셀프리프레쉬 동작이 수행될 때의 셀프리프레쉬 주기는 다른 입출력 포트를 통해 수행되는 동작의 종류에 종속적임을 특징으로 한다. 본 발명에 따르면, 듀얼 포트 반도체 메모리 장치를 포함하는 멀티 포트 반도체 메모리 장치에서의 리프레쉬 특성이 개선되는 효과가 있다.
듀얼포트, 셀프 리프레쉬, 액티브, 주기, 종속

公开(公告)号：KR100615610B1

公开(公告)日：2006-08-25

申请号：KR1020050073924

申请日：2005-08-11

Applicant: 삼성전자주식회사

Inventor： 남경우

IPC: G11C7/22

Abstract: 본 발명은 반도체 메모리 장치 및 이 장치의 컬럼 인에이블 신호 발생방법을 공개한다. 이 장치는 리드 명령이 인가되면 레이턴시 신호에 해당하는 클럭 사이클만큼 지연된 후에 활성화되고, 버스트 길이 신호에 해당하는 클럭 사이클만큼 활성화 상태를 유지한 후에 비활성화되는 레이턴시 제어신호를 발생하고, 레이턴시 제어신호에 응답하여 버퍼된 클럭신호를 컬럼 인에이블 신호로 발생하는 컬럼 인에이블 신호 발생기, 리드 명령이 인가된 후 제1시간 후에 활성화되고 제2시간만큼 경과한 후에 비활성화되는 로우 인에이블 신호를 발생하는 로우 인에이블 신호 발생기, 및 컬럼 인에이블 신호를 입력하여 컬럼 인에이블 신호의 활성화 시점으로부터 1클럭 사이클만큼 지연되어 활성화되는 제1신호를 발생하고, 로우 인에이블 신호에 응답하여 제2신호를 발생하여, 제2신호를 최종 컬럼 인에이블 신호로 발생한 후에, 제1신호를 상기 최종 컬럼 인에이블 신호로 발생하는 최종 컬럼 인에이블 신호 발생기로 구성되어 있다. 따라서, 레이턴시가 달라지고 공정, 전압, 및 온도 변화가 발생하더라도 워드 라인 인에이블 신호의 활성화 시점부터 컬럼 선택신호의 활성화 시점까지의 시간이 동일해짐에 의해서 데이터 리드 오류가 제거될 수 있다.

Abstract translation: 本发明公开了一种半导体存储器件和产生该器件的列使能信号的方法。 该装置被激活并且延迟了一个时钟周期之后，其中，当所述读取命令是，只要保持激活后作为时钟周期的等待时间的信号，从而产生一个延迟的控制信号被禁止，其中，突发长度的信号，响应于延迟控制信号 到缓冲器的时钟信号提供给列的列之后使能信号发生器，用于产生一个使能信号，读取命令首先被一小时的低之后被激活，以产生低启用信号被去激活使能的多达两小时后经过 信号发生器，并且产生一个延迟之后被激活一个时钟周期通过输入栏从使能信号的列，并在响应于行使能信号产生第二信号，所述第二的使能定时使能信号的第一信号 在产生信号作为最后的列使能信号之后， 它是为通过柱生成最终列构成的使能信号发生器的使能信号。 因此，即使在等待时间差是一个过程，电压和温度变化所产生的数据读取错误可以通过相同的消除成为时间，直到从所述字线的激活的时间激活时间使能信号列选择信号。

公开(公告)号：KR1020040006343A

公开(公告)日：2004-01-24

申请号：KR1020020040593

申请日：2002-07-12

Applicant: 삼성전자주식회사

Inventor： 이현석 ,  남경우

IPC: G11C11/401

CPC classification number: G11C11/40603 ,  G11C11/406 ,  G11C11/40615 ,  G11C2211/4061

Abstract: PURPOSE: A refresh control circuit of a pseudo static random access memory and a control method thereof are provided, which enables a high speed access and varies a dummy duration for refresh. CONSTITUTION: According to a pseudo static random access memory(PSRAM) performing a hidden refresh as to an internal memory cell using a refresh pulse signal being output from a refresh pulse generator, an ATD(Address Transition Detector)(10) generates an ATD pulse by detecting transition of an address signal. A normal access control signal generator generates a dummy control pulse setting a dummy duration for refresh and a word line enable signal enabled during the dummy duration and a word line enable duration in response to the ATD pulse and a dummy duration assuring pulse. A refresh control signal generator generates a refresh control signal in response to the refresh pulse and blocks the output of the refresh control signal in response to the word line enable control signal. And a word line selection circuit selects a word line of the memory cell by generating a word line selection signal having time 1 by the dummy control pulse and the refresh control signal and at the same time generates a dummy duration assuring pulse of time 2 longer than time 1 and then supplies it to the normal access control signal generator.

Abstract translation: 目的：提供一种伪静态随机存取存储器的刷新控制电路及其控制方法，可实现高速访问，并改变虚拟持续时间以进行刷新。 构成：根据使用从刷新脉冲发生器输出的刷新脉冲信号对内部存储单元执行隐藏刷新的伪静态随机存取存储器（PSRAM），ATD（地址转换检测器）（10）产生ATD脉冲 通过检测地址信号的转换。 正常访问控制信号发生器产生一个虚拟控制脉冲，设置用于刷新的虚拟持续时间和在虚拟持续时间期间使能的字线使能信号和响应于ATD脉冲和虚拟持续时间确保脉冲的字线使能持续时间。 刷新控制信号发生器响应于刷新脉冲产生刷新控制信号，并根据字线使能控制信号阻止刷新控制信号的输出。 并且字线选择电路通过利用虚拟控制脉冲和刷新控制信号产生具有时间1的字线选择信号来选择存储单元的字线，并且同时产生确保时间2的脉冲的伪持续时间长于 时间1，然后将其提供给正常的访问控制信号发生器。

公开(公告)号：KR1020000018316A

公开(公告)日：2000-04-06

申请号：KR1019980035853

申请日：1998-09-01

Applicant: 삼성전자주식회사

Inventor： 이호철 ,  남경우

IPC: G11C7/10

CPC classification number: G11C7/1051 ,  G11C7/1072 ,  G11C11/4096

Abstract: PURPOSE: A high speed synchronous memory having dual port is provided to improve the graphic processing speed. CONSTITUTION: A high speed synchronous memory having dual port comprises: memory cell array(31); a first port(DQ); a data input buffer(33) synchronized to a first clock, buffering the input data of the first port(DQ) and transforming to the memory cell array(31); a first data output buffer(35) synchronized to the first clock, buffering the output data of the memory cell array(31) and generating the data through the first port(DQ) to the outside; a register(36) temporally storing the data generated by the memory cell array(31); a second port(SDQ); and a second data output buffer(37) synchronized to a second clock, buffering the output data of the register(36) and generating the data through the second port(SDQ) to the outside.

Abstract translation: 目的：提供具有双端口的高速同步存储器，以提高图形处理速度。 构成：具有双端口的高速同步存储器包括：存储单元阵列（31）; 第一个端口（DQ）; 与第一时钟同步的数据输入缓冲器（33），缓冲第一端口（DQ）的输入数据并转换到存储单元阵列（31）; 与第一时钟同步的第一数据输出缓冲器（35），缓冲存储单元阵列（31）的输出数据并通过第一端口（DQ）将数据产生到外部; 暂时存储由存储单元阵列（31）生成的数据的寄存器（36）; 第二个港口（SDQ）; 以及与第二时钟同步的第二数据输出缓冲器（37），缓冲寄存器（36）的输出数据并通过第二端口（SDQ）向外部产生数据。