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公开(公告)号：KR100230368B1
公开(公告)日：1999-11-15
申请号：KR1019960034511
申请日：1996-08-20
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 유효면적을 확대하는 한편 고유전체를 이용하여 커패시턴스를 증가시키기 위한 메모리 장치의 커패시터 제조 방법이 개시되어 있다. 반도체 기판상에 제1산화막 및 질화막을 순차적으로 형성한 후, 질화막상에 제2산화막으로 이루어지는 화학 기계적 폴리슁용 스토퍼층을 형성한다. 스토퍼층, 질화막 및 산화막을 순차적으로 부분적으로 에칭하여 콘택홀을 형성한 후, 스토퍼층상에 콘택홀을 매립하는 제1 폴리실리콘층을 형성한다. 스토퍼층을 식각 종점으로하여 스토퍼층이 노출될 때까지 제1 폴리실리콘층을 화학 기계적 폴리슁을 수행하여 전극 기둥을 형성한 후, 식각 종점으로 사용된 스토퍼층을 제거한다. 다음에, 폴리실리콘으로 구성된 하부 전극 및 유전막 및 상부전극을 순차적으로 형성한다.
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公开(公告)号：KR100207535B1
公开(公告)日：1999-07-15
申请号：KR1019960064355
申请日：1996-12-11
Applicant: 삼성전자주식회사
IPC: H01L23/28
Abstract: 본 발명은 반도체장치의 비트라인 형성방법에 관해 개시한다.
다마신 비트라인 패턴을 형성하기 위한 공정에서 종래의 유기 반사방지막 대신 무기 반사방지막을 사용한다. 더욱이 방사방지막을 종래처럼 절연막과 감광막 사이에 형성하지 않고 패드층과 절연막 사이에 형성하여 반사방지막으로서 사용할 뿐만 아니라 식각저지층으로도 사용한다.
따라서 비트라인 패턴을 위한 감광막 패턴의 프로화일을 개선하여 균일한 두께를 갖는 다마신 비트라인 패턴을 형성할 수 있으며, 제조공정을 간단하게할 수 있고 공정 마진을 넓게할 수 있다.-
公开(公告)号：KR100195212B1
公开(公告)日：1999-06-15
申请号：KR1019960016256
申请日：1996-05-15
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 신규한 반도체장치의 제조방법이 개시되어 있다. 반도체기판 상에 절연막 및 식각저지층을 차례로 형성한 후, 사진식각 공정으로 식각저지층 및 절연막을 식각하여 매몰 콘택홀을 형성한다. 결과물 상에, 매몰 콘택홀을 완전히 채우도록 제1 도전층을 증착하고 이를 식각하여 콘택 플러그를 형성한다. 결과물 상에 제1 물질층을 형성한 후, 사진식각 공정으로 커패시터의 하부전극이 형성될 영역의 제1 물질층을 식각하여 제1 물질층 패턴을 형성한다. 결과물 상에 제2 도전층을 증착하고, 제2 도전층 사이를 제2 물질층으로 채운다. 제2 물질층 및 제1 물질층 패턴을 이용하여 제2 도전층을 식각함으로써 커패시터의 하부전극을 형성한다. 제1 물질층 패턴 및 제2 물질층을 제거한다. 매몰 콘택홀 내의 제1 도전층이나 식각저지층의 침해없이 하부전극을 형성할 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1019980068806A
公开(公告)日：1998-10-26
申请号：KR1019970005588
申请日：1997-02-24
Applicant: 삼성전자주식회사
Inventor： 반효동
IPC: H01L21/28
Abstract: 셀 어레이 (Cell array)영역과 주변 회로 영역으로 구성되는 메모리 소자의 자기 정렬 콘택 형성방법에 관하여 개시한다. 이를 위하여 본 발명은 셀 어레이 영역과 주변 회로 영역으로 구성되는 메모리 소자의 자기 정렬 콘택(self align contect)의 형성방법에 있어서, 폴리사이드 구조의 게이트 전극이 형성된 반도체 기판에 캡핑층 패턴을 형성하는 제1 단계와, 상기 캡핑층 패턴의 상부에 제1, 2 절연막을 형성하는 제2 단계와, 상기 제1, 2절연막이 형성된 결과물에서 셀 어레이 영역에만 패드 콘택홀을 형성하는 제 3단계와, 상기 셀어레이 영역의 패드 콘택홀을 매몰하는 제1 도전막을 적층하는 제 4 단계와, 상기 제1 도전막을 에치백하여 제거하는 제 5단계와, 상기 에치백된 결과물에서 주변 회로 영역의 제1, 2절연막을 제거하는 제 6단계와, 상기 제2, 1절연막이 제거된 주변 회로 영역에 제 4절연막을 적층하는 제 7단계와, 상기 제 4절연막을 패터닝하여 주변 회로 영역에 제1, 2 � �택홀을 형성하는 제 8단계와, 상기 주변 회로 영역의 제2 콘택홀에 습식식각을 진행하여 게이트 전극의 실리사이드층을 제거하는 제 9단계와, 상기 비트라인 콘택홀을 매몰하는 비트라인 전극을 형성하는 제 10단계를 구비하는 것을 특징으로 하는 메모리 소자의 자기 정렬 콘택(self align contact)의 형성방법을 제공한다.
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公开(公告)号：KR1019980031005A
公开(公告)日：1998-07-25
申请号：KR1019960050492
申请日：1996-10-30
Applicant: 삼성전자주식회사
Inventor： 반효동
IPC: H01L21/28
Abstract: 반도체 장치의 제조 방법에 관하여 개시한다. 본 발명에서는 셀 어레이 영역과 주변 회로 영역에서 스페이서로 덮인 게이트 전극이 형성된 반도체 기판상에 상기 게이트 전극을 이용하여 셀프얼라인으로 콘택을 형성하는 단계를 포함하는 반도체 장치의 제조 방법에 있어서, 상기 반도체 기판상에 형성된 단차를 제거하도록 상기 반도체 기판 전면에 평탄화된 제1 층간절연막을 형성하는 단계와, 상기 제1 층간절연막상의 전면에 제2 층간 절연막을 형성하는 단계와, 상기 제2 층간절연막상의 전면에 잔류 방지층을 형성하는 단계와, 포토리소그래피 공정을 이용하여 상기 셀 어레이 영역에서 상기 반도체 기판의 활성 영역의 일부와 상기 스페이서의 일부를 동시에 노출시키도록 상기 잔류 방지층, 제2 층간절연막 및 제1 층간절연막의 일부를 차례로 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀 이 형성된 결과물 전면에 도전 물질을 증착하는 단계와, 상기 콘택 홀 내의 부분을 제외한 부분에 있는 상기 도전 물질 및 상기 잔류 방지층을 모두 제거하는 단계를 포함한다. 본 발명에 따르면, 반도체 장치의 층간절연막상에 디싱 현상이 발생하는 경우에도 그로 인해 원하지 않는 물질이 잔류하는 것을 확실하게 방지할 수 있다.
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公开(公告)号：KR1019970077654A
公开(公告)日：1997-12-12
申请号：KR1019960016256
申请日：1996-05-15
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 신규한 반도체장치의 제조방법이 개시되어 있다. 반도체기판상에 절연막 및 식각저지층을 차례로 형성한 후, 사진식각 공정으로 식각저지층 및 절연막을 식가하여 매몰 콘택홀을 형성한다. 결과물 상에, 매몰 콘택홀을 완전히 채우도록 제1도전층을 증착하고 이를 식각하여 콘택 플러그를 형성한다. 결과물상에 제1물질층을 형성한 후, 사진식각 공정으로 커패시터의 하부전극이 형성될 영역의 제1물질층을 식각하여 제1물질층 패턴을 형성한다. 결과물상에 제2도전층을 증착하고, 제2도전층 사이를 제2물질층으로 채운다. 제2물질층 및 제1물질층 패턴을 이용하여 제2도전층을 식각함으로써 커패시터의 하부전극을 형성한다. 제1물질층 패턴 및 제2물질층을 제거한다. 매몰 콘택홀내의 제1도전층이나 식각저지층의 침해없이 하부전극을 형성할 수 있다.
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公开(公告)号：KR1019970053957A
公开(公告)日：1997-07-31
申请号：KR1019950059285
申请日：1995-12-27
Applicant: 삼성전자주식회사
Inventor： 반효동
IPC: H01L27/10
Abstract: 본 발명의 반도체장치의 패드전극을 자기정렬콘택의 방법으로 형성하여 패드전극이 접속되는 콘택홀을 형성하는 공정에서 오정렬로 인해 발생하는 게이트 전극 도는 반도체 기판의 삭각충격을 방지할 수 있는 반도체 장치의 제조 방법에 관한 것으로, 반도체 기판에 소자분리여역을 형성하여 활성영역과 비활성영역을 정의하는 공정과 상기 반도체 기판상에 게이트용 폴리실리콘막을 사이에 두고 금속막을 형성하는 공정과 상기 금속막상에 제1절연막을 사이에 두고 제2절연막을 형성하는 공정과 상기 제2절연막의 패턴을 형성하여 게이트 전극층이 형성될 영역을 정의하는 공정과 상기 제2절연막 패턴을 마스크로 이용하여 상기 제1절연막, 금속막, 그리고 게이트용 폴리실리콘막을 순차적으로 식각하여 게이트 전극층을 형성하는 공정과 상기 게이 전극층을 포함하여 상기 반도체 기판상에 제3절연막을 형성하는 공정과 상기 제3절연막을 에치백하여 상기 게이트 전극층의 양측벽에 스페이서를 형성하는 공정과 상기 게이트 전극층 및 상기 게이트 전극층의 양측벽에 스페이서를 형성하는 공정과 상기 게이트 전극층 및 상기 스페이서 영역을 제외한 상기 반도체 기판상에 열산화막을 상이에 두고 제4절연막상에 제1산화막을 형성하는 공정과 상기 제1산화막을 상기 게이트 전극층의 표면이 드러날 때까지 식각하여 평탄화시키는 공정과 상기 게이트 전극층을 포함하여 상기 제1산화막상에 제2산화막을 형성하는 공정과 상기 제2산화막상에 소정의 두게로 상부 폴리실리콘막을 형성하는 공정과 상기상부 폴리실콘막사에 포토레지스트 패턴을 형성하여 상기 게이트 전극층 영역을 제외한 부분의 상 상부 폴리실리콘막의 표면을 노출시키는 공정과 상기 포토레지스트 패턴을 마스크로 사용하여 상기 상부 폴리실리콘막, 제2산화막, 제1산화막, 제4적연막, 그리고 열산화막을 순차적으로 식각하여 제거하는 공정과 상기 포토레지스트 패턴을 제거하는 공정과 상기 패터닝된 상부 폴리실리콘막을 포함하여 상기 반도체 기판상에 패드전극용 폴리실리콘막을 형성하는 공정과 상기 패드전극용 폴리실리콘막을 상기 제2산화막의 표면이 드러날 때까지 식각공정으로 평탄화하여 패드전극을 형성하는 공정을 포함하고 있다. 이와 같은 방법에 의해서, 반도체 장치의 패드전극을 자기정렬콘택의 방법으로 형성할 수 있고, 이에 따라 종래 패드전극이 접속되는 콘택홀을 형성하는 공정에서 게이트 전극 또는 반도체 기판이 식각충격을 받는 문제점을 해결할 수 있다.
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公开(公告)号：KR1019970018126A
公开(公告)日：1997-04-30
申请号：KR1019950032998
申请日：1995-09-29
Applicant: 삼성전자주식회사
IPC: H01L21/30
Abstract: 반사 방지막 대신에 스핀-온 글라스를 이용한 미세 패턴 형성 방법에 관하여 개시한다. 본 발명은 요철을 가지고 있는 반도체 기판 위에 반사 방지를 위하여 스핀-온 글라스를 도포하여 평탄화시키고, 상기 스핀-온 글라스 위에 포토레지스트 패턴을 형성한다. 본 발명에 의하여 상기 스핀-온 글라스를 이용하여 미세 패턴을 형성하는 경우, 상기 포토레지스트 패턴을 마스크로 상기 스핀-온 글라스를 식각하는 단계에서 식각 선택비가 충분히 높기 때문에 상기 포토레지스트 패턴의 옆모습이 나빠지는 문제가 발생하지 않는다. 또한, 상기 스핀-온 글라스 패턴을 불산 수용액으로 용이하게 제거되기 때문에 후속 공정에서 이로 인한 불량을 발생시키지 않는다.
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