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公开(公告)号：KR1020080079555A
公开(公告)日：2008-09-01
申请号：KR1020070019923
申请日：2007-02-27
Applicant: 삼성전자주식회사
Inventor： 변대석
Abstract: A non-volatile memory device and a driving method thereof are provided to read initial setting data stably from a memory cell array regardless of a defective column generated at random. A memory cell array(110) is stored with initial setting data related with operation environment setting of a memory device. An input/output buffer(140) stores temporarily or outputs data provided from the memory cell array in response to a control signal. An indicator sensing part(150) performs sensing operation for data according to the initial read result of the memory cell array according as a voltage is applied to the memory device, and provides the control signal to the input/output buffer according to the sensing result, and controls the input/output buffer to provide the initial setting data to an internal circuit of the memory device. The initial setting data stored in the memory cell array includes main data having information about operation environment and an indicator corresponding to the main data to discriminate the main data.
Abstract translation: 提供了一种非易失性存储器件及其驱动方法，用于从存储器单元阵列稳定地读取初始设置数据，而不管随机生成的缺陷列。 存储单元阵列（110）存储与存储器件的操作环境设置相关的初始设置数据。 输入/输出缓冲器（140）响应于控制信号暂时存储从存储单元阵列提供的数据。 指示器感测部件（150）根据存储器单元阵列的初始读取结果，根据存储器件施加电压对数据执行感测操作，并根据感测结果将控制信号提供给输入/输出缓冲器 并且控制输入/输出缓冲器以将初始设置数据提供给存储器件的内部电路。 存储在存储单元阵列中的初始设置数据包括具有关于操作环境的信息的主数据和与主数据相对应的指示符，以区分主数据。
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公开(公告)号：KR100843546B1
公开(公告)日：2008-07-04
申请号：KR1020060115387
申请日：2006-11-21
Applicant: 삼성전자주식회사
Inventor： 변대석
IPC: G06F11/263 , G06F11/00 , G06F11/26 , G06F11/34
CPC classification number: G06F13/1684
Abstract: 본 발명에 따른 복수의 메모리 칩들을 포함하는 멀티 칩 메모리 장치의 상태 데이터 출력 방법은 상기 복수의 메모리 칩들로 상기 상태 데이터의 출력을 지시하는 명령어를 제공하는 단계; 그리고 상기 복수의 메모리 칩들 각각의 상태 데이터를 상기 멀티 칩 메모리 장치의 서로 다른 입출력 라인들을 통하여 제공받는 단계를 포함한다. 상술한 멀티 칩 메모리 장치의 상태 데이터의 출력 방법에 따르면, 멀티 칩 메모리 장치의 상태 데이터를 제공받기 위한 대기시간을 줄일 수 있어 동작 속도를 향상시킬 수 있다.
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公开(公告)号：KR100822805B1
公开(公告)日：2008-04-18
申请号：KR1020060102404
申请日：2006-10-20
Applicant: 삼성전자주식회사
Inventor： 변대석
Abstract: A flash memory device having a multiple speed operation mode is provided to reduce peak current during double speed operation, by precharging bit lines of each mat. A memory cell array comprises at least first and second mats(100A,100B). First and second read/write circuits(200A,200B) perform read/write operation for the first and the second mats. A controller(500) controls the first and the second read/write circuits. In a double speed operation mode of selecting the first and the second mats at the same time, read/write operation for the first mat is performed and then read/write operation for the second mat is performed. The read/write operation includes a bit line setup period.
Abstract translation: 提供具有多速度操作模式的闪存装置，通过对每个垫的位线进行预充电来减少双速运行期间的峰值电流。 存储单元阵列至少包括第一和第二垫（100A，100B）。 第一和第二读/写电路（200A，200B）对第一和第二垫进行读/写操作。 控制器（500）控制第一和第二读/写电路。 在同时选择第一和第二垫的双速操作模式下，执行第一垫的读/写操作，然后执行第二垫的读/写操作。 读/写操作包括位线建立周期。
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公开(公告)号：KR100784864B1
公开(公告)日：2007-12-14
申请号：KR1020060118538
申请日：2006-11-28
Applicant: 삼성전자주식회사
Inventor： 변대석
CPC classification number: G11C16/0483 , G11C16/08 , G11C16/12 , G11C16/14 , G11C16/3436
Abstract: A NAND flash memory device performing post-program operation after erase operation and an erase method thereof are provided to prevent over-erase by performing the post-program operation after the erase operation. A NAND flash memory includes a plurality of word lines, a plurality of memory cells and an erase controller(140). The plurality of memory cells is connected to each word line. The erase controller post-programs the plurality of memory cells, after erasing the plurality of memory cells. The erase controller post-programs only a memory cell connected to one or more than one word line among the plurality of word lines selectively.
Abstract translation: 提供了在擦除操作之后执行后编程操作的NAND闪存器件及其擦除方法，以通过在擦除操作之后执行后编程操作来防止过擦除。 NAND闪速存储器包括多个字线，多个存储单元和擦除控制器（140）。 多个存储单元连接到每个字线。 擦除控制器在擦除多个存储单元之后对多个存储单元进行后编程。 擦除控制器仅对选择性地连接到多个字线中的一个或多个字线的存储单元进行后编程。
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公开(公告)号：KR100771882B1
公开(公告)日：2007-11-01
申请号：KR1020060085879
申请日：2006-09-06
Applicant: 삼성전자주식회사
CPC classification number: G11C16/3404
Abstract: A program method of a multi-level non-volatile memory device is provided to prevent the damage of data stored in a lower bit even when program with regard to upper bits is stopped by interrupt during the program. In the method for storing data in a non-volatile memory device comprising an array of multi-level memory cells, a first set of the data is stored in the multi-level memory cells. Threshold voltage distribution of the memory cells with data of a first state is aggregated densely in order for threshold voltage distribution of the memory cells with data of the first state to become higher than a fixed read voltage. A second set of the data is stored in the memory cells.
Abstract translation: 提供了一种多级非易失性存储器件的程序方法，以防止在程序期间通过中断来停止关于高位的程序的存储在低位中的数据的损坏。 在包括多级存储器单元阵列的非易失性存储器件中存储数据的方法中，第一组数据被存储在多级存储器单元中。 具有第一状态的数据的存储单元的阈值电压分布被密集地聚集，以便具有第一状态的数据的存储单元的阈值电压分布变得高于固定的读取电压。 第二组数据存储在存储单元中。
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Patent Agency Ranking
公开(公告)号：KR100695891B1
公开(公告)日：2007-03-19
申请号：KR1020040094214
申请日：2004-11-17
Applicant: 삼성전자주식회사
IPC: G06F13/00
CPC classification number: G11C16/225 , H03K19/00369
Abstract: 여기에 개시된 락 아웃 장치 및 방법은, 집적회로 장치의 동작 모드에 따라 락 아웃 기능을 선택적으로 활성화 시킨다. 그 결과, 집적회로 장치의 테스트 또는 노멀 동작시 낮은 전압을 사용하는 특정 모드(예를 들면, 테스트시 수행되는 EVC/IVC 쇼트 모드(short mode) 등)의 기능이 안정적으로 수행될 수 있게 된다.
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公开(公告)号：KR1020060135099A
公开(公告)日：2006-12-29
申请号：KR1020050054753
申请日：2005-06-24
Applicant: 삼성전자주식회사
CPC classification number: G11C8/10 , G11C16/0483 , G11C16/12 , G11C16/08 , G11C16/24 , G11C16/26 , G11C16/30
Abstract: A non-volatile semiconductor memory device and a programming method thereof are provided to stabilize a programming process and to improve the programming speed by maintaining a block gating signal at a constant step-up voltage during the programming process. A memory array(110) is electrically connected to a predetermined bit line(BL) and includes plural memory cells, whose threshold voltages are controlled by cell word lines, which are connected to the respective bit lines. A row decoder(120) supplies a program voltage of a global word line, which corresponds to a selected memory cell, to a corresponding cell word line. A step-up voltage generator(140) generates a step-up voltage higher than the maximum value of the programming voltage. The row decoder includes plural transmission transistors(TTS,TT~TT,TTG) and a step-up voltage switch(121). The transmission transistors supply the voltage of the global word line to the cell word line. The step-up voltage switch is driven to successively supply the step-up voltage to a gate terminal of the transmission transistor during programming and acknowledging processes of the memory cell.
Abstract translation: 提供了一种非易失性半导体存储器件及其编程方法，用于在编程过程期间通过将块门控信号保持在恒定的升压电压来稳定编程过程并提高编程速度。 存储器阵列（110）电连接到预定的位线（BL），并且包括多个存储单元，其阈值电压由单元字线控制，其连接到各个位线。 行解码器（120）将对应于所选择的存储器单元的全局字线的编程电压提供给对应的单元字线。 升压电压发生器（140）产生高于编程电压的最大值的升压电压。 行解码器包括多个传输晶体管（TTS，TT-TT，TTG）和升压电压开关（121）。 传输晶体管将全局字线的电压提供给单元字线。 在对存储单元进行编程和确认处理期间，驱动升压电压开关以连续地将升压电压提供给发送晶体管的栅极端子。
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公开(公告)号：KR1020060027177A
公开(公告)日：2006-03-27
申请号：KR1020040076034
申请日：2004-09-22
Applicant: 삼성전자주식회사
Abstract: 여기에 개시되는 고전압 발생 회로는 전하 펌프 및 펌프 클록 발생 블록을 포함한다. 전하 펌프는 펌프 클록 신호에 응답하여 고전압을 발생하고, 펌프 클록 발생 블록은 고전압에 응답하여 펌프 클록 신호를 발생한다. 고전압이 목표 전압에 도달한 후, 펌프 클록 발생 블록은 N 클록 사이클만큼 주기적으로 출력되도록 펌프 클록 신호를 제한한다.
Abstract translation: 这里公开的高电压发生电路包括电荷泵和泵时钟发生模块。 电荷泵响应于泵时钟信号而生成高电压，并且泵时钟生成块响应于高电压生成泵时钟信号。 在高电压达到目标电压后，泵时钟发生模块将泵时钟信号限制为周期性输出N个时钟周期。
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公开(公告)号：KR1020050059608A
公开(公告)日：2005-06-21
申请号：KR1020030091305
申请日：2003-12-15
Applicant: 삼성전자주식회사
IPC: G11C5/14
CPC classification number: H02M3/073 , H02M2001/0041
Abstract: 여기에 개시되는 고전압 발생 회로는 전압 검출 블록을 포함하며, 전압 검출 블록은 전압 분배기, 방전부, 비교기, 그리고 제어 신호 발생기를 포함한다. 상기 전압 분배기는 고전압을 분배하여 출력 노드로 분배 전압을 출력하고, 상기 방전부는 제 1 제어 신호에 응답하여 상기 고전압을 전원 전압으로 방전한다. 상기 비교기는 상기 출력 노드 상의 분배 전압이 기준 전압에 도달하였는 지의 여부를 판별하며, 상기 제어 신호 발생기는 상기 비교기의 출력 신호 및 상기 제 1 제어 신호에 응답하여 제 2 제어 신호를 출력한다. 특히, 상기 전압 분배기는 상기 고전압이 방전되는 구간 동안 상기 고전압이 상기 비교기의 저전압 트랜지스터에 인가되는 것을 방지하는 고전압 방지 수단을 포함한다. 고전압 방지 수단은 높은 브레이크다운 전압을 갖는 공핍형 또는 증가형 NMOS 트랜지스터로 구성된다.
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公开(公告)号：KR102219293B1
公开(公告)日：2021-02-23
申请号：KR1020140096016
申请日：2014-07-28
Applicant: 삼성전자주식회사
Abstract: 본개시는복수의제1 신호라인들과복수의제2 신호라인들이교차하는영역들에각각배치된복수의메모리셀들을포함하는메모리장치의동작방법으로서, 상기복수의메모리셀들중 선택된제1 신호라인에공통적으로연결되는선택된메모리셀들을복수의셀 영역들로분할하는단계; 및상기복수의셀 영역들에대해각각대응되는서로다른복수의독출기준들을이용하여, 상기복수의셀 영역들각각에대한독출동작들을독립적으로수행하는단계를포함한다.
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