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公开(公告)号：KR20210027696A
公开(公告)日：2021-03-11
申请号：KR1020190108222A
申请日：2019-09-02
Applicant: 삼성전자주식회사
IPC: H01L27/11582 , H01L27/11526 , H01L27/11556 , H01L27/11573 , H01L27/11575
CPC classification number: H01L25/18 , H01L23/5223 , H01L23/5226 , H01L23/5227 , H01L23/5228 , H01L23/528 , H01L24/08 , H01L27/11526 , H01L27/11556 , H01L27/11565 , H01L27/11573 , H01L27/11575 , H01L27/11582 , H01L28/60 , H01L2224/08146 , H01L2924/14511
Abstract: 본 발명의 실시예에 따른 3차원 반도체 메모리 소자는 제 1 주변회로 영역 및 제 2 주변회로 영역을 포함하는 제 1 기판, 상기 제 1 기판의 상기 제 1 주변회로 영역 상의 제 1 트랜지스터들, 상기 제 1 기판 상의 상기 제 1 트랜지스터들을 덮는 층간 절연막, 상기 제 1 트랜지스터들과 연결되고, 상기 층간 절연막을 관통하는 제 1 콘택 플러그들, 상기 제 1 콘택 플러그들 상의 제 1 콘택 배선들, 상기 층간 절연막 상에 배치되고, 제 1 영역 및 제 2 영역을 포함하는 제 2 기판, 상기 제 1 영역은 상기 제 1 주변회로 영역과 중첩하고, 상기 제 2 영역은 상기 제 2 주변회로 영역과 중첩하고, 상기 제 2 기판과 상기 층간 절연막 사이에 배치되고, 상기 제 2 기판의 상기 제 2 영역 상에 적층된 게이트 전극들 및 상기 게이트 전극들을 관통하는 수직 채널부들을 포함하되, 인접하는 상기 제 1 콘택 배선들은 커패시터의 전극들로 구성될 수 있다.
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公开(公告)号：KR20210026617A
公开(公告)日：2021-03-10
申请号：KR1020190107645A
申请日：2019-08-30
Applicant: 삼성전자주식회사
IPC: H01L27/11551 , H01L21/3213 , H01L21/768 , H01L29/66 , H01L29/788
CPC classification number: H01L27/11551 , H01L25/18 , H01L21/3213 , H01L21/768 , H01L23/481 , H01L24/08 , H01L27/11524 , H01L27/11529 , H01L27/11573 , H01L29/66825 , H01L29/788 , H01L2224/05647 , H01L2224/08145 , H01L24/05 , H01L27/11565 , H01L27/11575 , H01L27/11582
Abstract: 집적회로 소자는 메모리 스택부 및 메모리 셀 배선부를 포위하는 메모리 셀 절연부를 가지는 메모리 구조물과, 주변 회로 기판 상에 형성된 주변 회로 영역과, 상기 주변 회로 영역과 상기 메모리 구조물과의 사이에 배치된 주변 회로 배선부를 가지는 주변 회로 구조물과, 상기 메모리 스택부와 수직 방향으로 오버랩되는 제1 영역에서 상기 메모리 셀 배선부와 상기 주변 회로 배선부와의 사이의 경계를 따라 배치된 복수의 도전성 본딩 구조물과, 상기 메모리 셀 절연부와 상기 수직 방향으로 오버랩되는 제2 영역에서 상기 메모리 셀 절연부 및 상기 주변 회로 기판 중 하나를 관통하여 상기 주변 회로 배선부에 포함된 하부 도전 패턴까지 상기 수직 방향으로 연장되어 있는 관통 전극을 포함한다.
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3.发明专利
公开(公告)号：KR102238647B1
公开(公告)日：2021-04-09
申请号：KR1020140132496A
申请日：2014-10-01
Applicant: 삼성전자주식회사
IPC: G11C13/00
Abstract: 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법이 개시된다. 본 발명의 기술적 사상에 따른 저항성 메모리 장치의 동작방법은, 온도를 검출하는 단계와, 온도 검출 결과에 따라, 메모리 셀에 대한 셋(SET) 기록을 위한 셋 전압 및/또는 셋 전류의 레벨을 설정하는 단계와, 상기 온도 검출 결과에 따라, 메모리 셀에 대한 리셋(RESET) 기록을 위한 리셋 전압의 레벨을 설정하는 단계 및 상기 설정된 레벨에 따라 상기 메모리 셀에 대한 기록 동작을 수행하는 단계를 구비하는 것을 특징으로 한다.
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4.发明专利
公开(公告)号：KR20210029396A
公开(公告)日：2021-03-16
申请号：KR1020190110551A
申请日：2019-09-06
Applicant: 삼성전자주식회사
IPC: H01L27/02 , H01L21/66 , H01L27/105
CPC classification number: H01L27/0214 , H01L22/34 , H01L22/30 , G01N21/9505 , H01L22/12 , H01L22/14 , H01L23/544 , H01L27/1052 , H01L27/115 , H01L27/11582
Abstract: 반도체 장치는, 중앙 영역과 상기 중앙 영역을 둘러싸는 외곽 영역을 포함하는 반도체 다이, 상기 중앙 영역의 복수의 서브 영역들에 형성되는 반도체 집적 회로, 상기 외곽 영역에 환형으로 형성되는 외측 크랙 검출 구조물(crack detection structure), 상기 복수의 서브 영역들에 각각 형성되는 복수의 내측 크랙 검출 구조물들, 및 상기 외측 크랙 검출 구조물 및 상기 복수의 내측 크랙 검출 구조물들의 전기적인 연결을 제어하는 복수의 경로 선택 회로들을 포함한다.
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公开(公告)号：KR20210027706A
公开(公告)日：2021-03-11
申请号：KR1020190108359A
申请日：2019-09-02
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/768 , H01L25/065 , H01L25/18
CPC classification number: H01L27/11573 , G11C5/063 , H01L27/115 , G11C16/0483 , G11C5/04 , G11C7/18 , H01L21/768 , H01L24/00 , H01L25/00 , H01L25/065 , H01L25/18 , H01L27/11575 , H01L27/11582
Abstract: 본 발명의 실시 형태에 따른 메모리 장치는, 제1 기판 상에 형성된 메모리 셀 어레이를 포함하고, 제1 최상부 메탈층에 제1 본딩 메탈을 포함하는 제1 반도체 칩과, 제2 기판 상에 형성된 회로 소자들을 포함하며, 상기 회로 소자들은 상기 메모리 셀 어레이를 동작시키기 위한 주변 회로를 제공하고, 제2 최상부 메탈층에 제2 본딩 메탈을 포함하는 제2 반도체 칩을 포함하고, 본딩 영역에서 상기 제1 본딩 메탈과 상기 제2 본딩 메탈을 통해 상기 제1 반도체 칩과 상기 제2 반도체 칩이 서로 전기적으로 연결되며, 상기 제1 반도체 칩과 상기 제2 반도체 칩이 서로 전기적으로 연결되지 않는 비본딩 영역에서, 상기 제1 최상부 메탈층과 상기 제2 최상부 메탈층 중에서 적어도 하나는 상기 주변 회로와 전기적으로 연결되는 라우팅 배선을 형성한다.
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Patent Agency Ranking
公开(公告)号：KR20210027670A
公开(公告)日：2021-03-11
申请号：KR1020190107496A
申请日：2019-08-30
Applicant: 삼성전자주식회사
CPC classification number: H01L23/58 , H01L23/4951 , G11C29/04 , G11C29/54 , H01L21/50 , H01L21/78 , H01L22/30 , H01L23/49558 , H01L23/5389 , H01L24/14 , H01L24/29 , H01L24/75 , H01L25/0657 , H01L25/074 , H01L2924/14
Abstract: 본 발명은 반도체 다이에 관한 것이다. 본 발명의 반도체 다이는 제1 패드들, 제1 패드들과 각각 연결된 스위치들, 테스트 신호들을 생성하고, 그리고 테스트 신호들을 스위치들에 전송하도록 구성되는 테스트 신호 생성기, 제1 패드들 및 스위치들을 통해 제1 신호들을 수신하고, 제1 신호들에 기반하여 제1 신호들에 대응하는 동작들을 수행하고, 그리고 동작들의 결과에 따라 스위치들 및 제1 패드들을 통해 제2 신호들을 출력하도록 구성되는 내부 회로들, 그리고 테스트 동작 시에 제1 패드들을 테스트 신호 생성기에 연결하고, 그리고 테스트 동작의 완료 후에 제1 패드들을 내부 회로들로 연결하도록 스위치들을 제어하도록 구성되는 스위치 제어기를 포함한다.
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公开(公告)号：KR102230195B1
公开(公告)日：2021-03-19
申请号：KR1020140096015A
申请日：2014-07-28
Applicant: 삼성전자주식회사
CPC classification number: G11C13/0069 , G11C13/0033 , G11C13/0035 , G11C16/10 , G11C2013/0092
Abstract: 본 개시는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치된 복수의 메모리 셀들을 포함하는 메모리 장치의 동작 방법으로서, 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 순차적으로 인가되는 복수의 펄스들 각각이 프로그램 루프의 횟수에 따라 변경되도록, 상기 복수의 펄스들을 결정하는 단계; 및 상기 복수의 펄스들의 변경에 대응하여, 상기 복수의 메모리 셀들 중 비 선택된 메모리 셀들에 연결되는 비 선택된 제1 및 제2 신호 라인들에 각각 인가되는 제1 및 제2 인히빗(inhibit) 전압들 중 적어도 하나의 전압 레벨이 상기 프로그램 루프의 횟수에 따라 변경되도록, 상기 제1 및 제2 인히빗 전압들 중 적어도 하나를 결정하는 단계를 포함하는 방법을 개시한다.
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公开(公告)号：KR20210030533A
公开(公告)日：2021-03-18
申请号：KR1020190111467A
申请日：2019-09-09
Applicant: 삼성전자주식회사
IPC: H01L27/11573 , H01L27/102 , H01L27/11565 , H01L27/11575 , H01L27/11582
CPC classification number: H01L27/11573 , H01L27/1022 , H01L27/11519 , H01L27/11548 , H01L27/11551 , H01L27/11565 , H01L27/11575 , H01L29/045 , H01L27/11582
Abstract: 제 1 실리콘 기판에 적층되는 복수의 게이트 전극층을 갖는 적층 구조체, 상기 적층 구조체를 관통하여, 상기 기판의 상부면에 수직하는 방향으로 연장되는 복수의 채널 영역, 상기 적층 구조체 상에 배치되는 제 1 층간 절연층, 및 상기 층간 절연층 상에 배치되는 주변 회로 구조체를 포함하는 3차원 반도체 장치를 제공하되, 상기 주변 회로 구조체는 제 2 실리콘 기판의 제 1 면 상에 배치되고, 상기 복수의 채널 영역 및 상기 복수의 게이트 전극층 중 적어도 일부와 전기적으로 연결되는 복수의 주변 회로 소자를 포함하고, 상기 제 1 실리콘 기판은 그의 상부면에 평행한 제 1 결정면을 갖고, 상기 제 2 실리콘 기판은 상기 제 1 면에 평행한 제 2 결정면을 갖고, 상기 제 1 기판의 상기 상부면 상에 노출되는 상기 제 1 결정면의 원자들의 배열 방향과 상기 제 2 기판의 상기 제 1 면 상에 노출되는 상기 제 2 결정면의 원자들의 배열 방향은 서로 교차할 수 있다.
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公开(公告)号：KR20210028438A
公开(公告)日：2021-03-12
申请号：KR1020190109530A
申请日：2019-09-04
Applicant: 삼성전자주식회사
CPC classification number: G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/24 , G11C16/30 , G11C5/025 , G11C5/063 , G11C8/14 , G11C16/26 , H01L27/1157 , H01L27/11573 , H01L27/11582
Abstract: 메모리 장치가 제공된다. 상게 메모리 장치는 메모리 셀 어레이, 복수의 스트링 선택 라인, 복수의 워드 라인, 및 복수의 접지 선택 라인에 의해 상기 메모리 셀 어레이에 연결되는 로우 디코더, 및 공통 소스 라인에 의해 상기 메모리 셀 어레이에 연결되는 공통 소스 라인 드라이버를 포함하고, 상기 메모리 셀 어레이는 상부 칩 내에 위치하고, 상기 로우 디코더의 적어도 일부는 하부 칩 내에 위치하고, 상기 공통 소스 라인 드라이버의 적어도 일부는 상기 상부 칩 내에 위치하고, 상기 상부 칩의 복수의 상부 결합 패드는 상기 하부 칩의 복수의 하부 결합 패드에 연결되어 상기 상부 칩은 상기 하부 칩에 연결될 수 있다.
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公开(公告)号：KR20210026963A
公开(公告)日：2021-03-10
申请号：KR1020190108469A
申请日：2019-09-02
Applicant: 삼성전자주식회사
IPC: H01L27/11582 , H01L27/11548 , H01L27/11556 , H01L27/11573 , H01L27/11575
CPC classification number: H01L27/11582 , H01L25/18 , H01L24/08 , H01L25/0657 , H01L27/11548 , H01L27/11556 , H01L27/11573 , H01L27/11575 , G11C16/0483 , G11C16/08 , H01L2224/08145 , H01L2225/06524 , H01L2924/1431 , H01L2924/14511
Abstract: 비휘발성 메모리 장치가 개시된다. 메모리 장치는 메모리 셀 어레이가 형성되는 셀 영역 및 계단 영역을 포함하는 제1 반도체 층, 및 제1 반도체 층에 대해 수직 방향으로 하부에 배치되고, 메모리 셀 어레이에 연결된 페이지 버퍼를 포함하는 제2 반도체 층을 포함하고, 제1 반도체 층은, 수직 방향으로 적층된 복수의 워드 라인들, 복수의 워드 라인들보다 상부층에 배치된 그라운드 선택 라인, 그라운드 선택 라인보다 상부층에 배치된 공통 소스 라인, 계단 영역에 배치된 복수의 수직 패스 트랜지스터들, 및 공통 소스 라인과 동일한 층에 배치된 복수의 구동 신호 라인들을 포함하고, 계단 영역에서 복수의 워드 라인들은 계단 형상을 가지고, 복수의 수직 트랜지스터들 각각은, 복수의 워드 라인들 중 대응하는 워드 라인, 및 복수의 구동 신호 라인들 중 대응하는 구동 신호 라인 사이에 연결된다.
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