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公开(公告)号：KR1019940008204B1
公开(公告)日：1994-09-08
申请号：KR1019910014096
申请日：1991-08-14
Applicant: 삼성전자주식회사
IPC: G11C16/00
CPC classification number: G11C16/16
Abstract: a memory string having a prescribed number of cell transistors; a high voltage supplying circuit connected between a bit line and the memory string, for supplying a first high voltage; a bit line select transistor having a channel connected between the high voltage supplying circuit and the memory string and the gate connected to a bit line select signal; and a control circuit for supplying a ground voltage and an erase voltage to the gate of the bit line select transistor and the gates of the cell transistors, respectively, during a first erasing operation, and supplying a threshold voltage and a second high voltage to the gates of the selected cell transistors and the gate of the bit line select transistor, respectively, during a second erasing operation, thereby improving the reliability of the EEPROM.
Abstract translation: 具有规定数量的单元晶体管的存储器串; 连接在位线和存储器串之间的用于提供第一高电压的高压供电电路; 位线选择晶体管，其具有连接在高电压供给电路和存储器串之间的沟道和连接到位线选择信号的栅极; 以及控制电路，用于在第一擦除操作期间分别向所述位线选择晶体管的栅极和所述单元晶体管的栅极提供接地电压和擦除电压，并向所述第一擦除操作提供阈值电压和第二高电压 在第二擦除操作期间，分别选择单元晶体管的栅极和位线选择晶体管的栅极，从而提高了EEPROM的可靠性。
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公开(公告)号：KR1019940010113A
公开(公告)日：1994-05-24
申请号：KR1019920018250
申请日：1992-10-06
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: 본 발명은 특히 반도체 메모리장지에 관한 것으로, 특히 독출전용 메모리장치의 결함구제 회로에 관한 것으로서, 종래기술에 따른 리던던시셀로 사용되는 퓨즈셀을 제거하고, 셀어레이를 워드라인 단위로 분할하여 형성되고 비트라인을 공유하는 메모리셀어레이 및 리던던시셀어레이와, 외부어드레스에 동기하여 상기 메모리셀 어레이와 리던던시셀어레이 각각의 워드라인을 선택구동시키는 로우 디코더 및 리던던시 로우 디코더와, 상기 외부 어드레스를 입력하며 자체내에 저장된 어드레스와 비교하여 상기 로우 디코더와 리던던시 로우 디코더를 상보적으로 동작시키는 리던던시 어드레스 디코더를 구비하여, 메모리셀어레이에서 불량 발생된 워드라인 단위의 데이타를 상기 리던던시셀어레이에 기록하고, 상기 불량 발생된 워드라인 어드레스를 상기 리던던시 어드레스 디코더에 기억시켜서 상기 기억된 어드레스와 동일한 워드라인 어드레스의 입력시에 워드라인단위의 결함구제가 실시되는 반도체 메모리장치를 제공하며, 상기 리던던시셀어레이와 리던던시어드레스 디코더에 각각 결함구제 데이타 및 결함발생 어드레슬 기록할 때에 전자-빔 리소그라피기술을 이용한 이온주입법으로 실시함으로써, 상기 종래기술에서 리던던시셀 어레이를 형성하기 위한 사진식각에 따른 마스크 레이어의 증가가 필요한 문제점을 제거하여, 결함구제회로의 제조공정이 간단해지는 반도체 메모리장치를 제공한다.
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公开(公告)号：KR1019940003036A
公开(公告)日：1994-02-19
申请号：KR1019920013817
申请日：1992-07-31
Applicant: 삼성전자주식회사
IPC: H01L27/10
Abstract: 본 발명은 반도체장치에 관한 것으로, 특히 다층게이트 구조률 가지는 불휘발성 메모리장치의 제조 방법 및 그 구조에 관한 것으로서, 셀어레이 영역과 주변회로 영역을 동일한 다층게 이트전극으로 형성하고, 주변회로영역상의 다층게이트전극을 서로 접속시켜 단일 게이트전극화 하므로써, 단일 식각공정으로 상기 두영역의 게이트구조를 형성하므로, 사진식각 공정의 감소로 공정이 단순해지고, 식각공정의 감소에 따라 필드산화막의 손실이 줄어들어 절연능력이 증가하며, 상기 다층도전막간의 층간절연막표면에 다결정실리콘을 얇게 데포하고 사진식각공정을 하므로써 층간절연막이 상기 사진식각공정에 의해 오염되는 것을 방지하여, 우수한 층간절연 효과를 가진 스트리지셀을 가지는 다층게이트 구조의 반도체 메모리장치를 제공한다.
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公开(公告)号：KR101489885B1
公开(公告)日：2015-02-06
申请号：KR1020070119348
申请日：2007-11-21
Applicant: 삼성전자주식회사
IPC: G11C16/00 , H01L27/115 , H01L21/8247
CPC classification number: G11C16/0483 , G11C16/16
Abstract: 개선된 신뢰성을 갖는 트랩형 비휘발성 메모리 장치 및 그 동작 방법을 제공한다. 제공되는 동작 방법은 터널 절연막을 가로지르는 전위차가 워드라인의 아래에서는 소정의 임계 소거 전위차보다 크고, 소정의 워드라인과 이에 최인접하는 워드라인 중의 적어도 하나는 임계 소거 전위차보다 작은 조건에서 실시되는 소거 단계를 포함한다.
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Patent Agency Ranking36.发明授权
公开(公告)号：KR100521364B1
公开(公告)日：2005-10-12
申请号：KR1020020071599
申请日：2002-11-18
Applicant: 삼성전자주식회사
IPC: G11C16/00
CPC classification number: G11C16/3454 , G11C16/0483 , G11C16/30
Abstract: 플레쉬 메모리 셀들의 프로그램 오판을 방지하고 균일한 문턱 전압 산포를 가질 수 있는 플레쉬 메모리 장치 및 그 프로그램 검증 방법이 개시된다. 본 발명의 플레쉬 메모리 장치는 메모리 셀 어레이 블락과, 플레쉬 메모리 셀들의 프로그램 여부를 확인하기 위한 프로그램 검증 전압을 가변적으로 발생시키는 프로그램 검증 전압 발생부와, 플레쉬 메모리 셀들로 프로그램 검증 전압을 전달하는 워드라인 레벨 선택부를 포함한다. 프로그램 검증 전압 발생부는 전원 전압과 접지 전압 사이에 직렬 연결되는 제1 내지 제3 저항들과, 제1 저항 양단에 연결되며 제1 프로그램 검증 제어 신호에 응답하여 상기 제1 저항을 단락시키는 제1 엔모스 트랜지스터와, 제2 저항 양단에 연결되고 제2 프로그램 검증 제어 신호에 응답하여 제2 저항을 단락시키는 제2 엔모스 트랜지스터를 구비하여, 제1 및 제2 프로그램 검증 제어 신호가 선택적으로 활성화됨에 따라 변화되는 프로그램 검증 전압 레벨로 프로그래밍 검증을 수행하기 때문에 종래의 프로그램 여부가 불확실한 플레쉬 메모리 셀들이 완전히 프로그램된다.
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公开(公告)号：KR100295806B1
公开(公告)日：2001-10-24
申请号：KR1019960047162
申请日：1996-10-21
Applicant: 삼성전자주식회사
Abstract: PURPOSE: A negative voltage generating circuit is provided to have an improved clamp efficiency and make a negative high voltage, supplied to a word line, maintained constantly and exactly. CONSTITUTION: An output terminal(2) is to output a negative high voltage(Vneg), which is supplied to a word line, connected to a memory cell, during an erase operation. A voltage divider portion(40) is connected to the output terminal(2), and divides the negative high voltage to generate a division voltage(Neg) having a negative polarity. A reference voltage generating portion(50) generates a reference voltage(Vref) having a negative polarity. A comparison portion(60) compares the division voltage with the reference voltage to generate a control signal(CTL1) as a comparison result. A voltage generating portion(30) generates the negative high voltage(Vneg) in response to the control signal(CTL1).
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公开(公告)号：KR100172408B1
公开(公告)日：1999-03-30
申请号：KR1019950048348
申请日：1995-12-11
Applicant: 삼성전자주식회사
IPC: G11C16/06
CPC classification number: G11C16/0483 , G11C11/5621 , G11C11/5628 , G11C11/5642 , G11C2211/5642
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
다수상태 불휘발성 반도체 메모리 및 그의 구동방법.
2. 발명이 해결하려고 하는 기술적 과제
개선된 다수상태 불휘발성 반도체 메모리 및 그의 구동방법을 제공한다.
3. 발명의 해결방법의 요지
다수상태 메모리 셀 어레이를 가지는 다수상태 불휘발성 반도체 메모리는 각 동작 모우드에서 하나의 동일 군에 속하는 스트링들 및 적어도 하나의 워드라인을 선택하고 상기 선택된 워드라인에 연결된 메모리 셀들의 제어 게이트에 각 동작 모우드에 따른 대응전압을 다수상태의 데이터 프로그램 및 읽기동작이 제공되어지도록 가변적으로 인가하기 위한 로우 디코더와; 하나의 동일군에 속하는 비트라인들을 동시에 선택하고 다른 하나의 동일군에 속하는 비선택된 비트라인들을 소정 전압으로 충전하는 비트라인 선택 및 충전수단과; 상기 비트라인에 공통연결되어 선택된 비트라인에 일정한 정전류를 제공하는 정전류 공급부와; 각 동작 모우드중 프로그램 동작에서 대응하는 비트라인들을 통해 데이터를 일시에 상기 메모리 셀들로 기입하도록 프로그램 데이터를 일시 저장하고 읽기 동작에서 선택된 메모리 셀들로부터 감지된 독출 데이터를 래치하기 위한 저장수단과; 읽기동작에서 제공되는 인에이블 신호에 응답하며 상기 저장수단에 래치된 데이터의 상태를 상기 비트라인의 레벨에 따라 반전 또는 유지시키는 저장제어수단과; 읽기동작전에 상기 저장수단을 초기화시키고 상기 비트라인을 미리 설정된 전압레벨로 유지시키는 초기화 수단과; 프로그램동작에서 상기 저장수단에 래치된 데이터를 상기 선택된 비트라인에 전달하기 위한 프로그램 데이터 전달수단을 가진다.
4. 발명의 중요한 용도
다수상태 불휘발성 반도체 메모리.-
公开(公告)号：KR100164803B1
公开(公告)日：1999-02-01
申请号：KR1019950020913
申请日：1995-07-15
Applicant: 삼성전자주식회사
IPC: G11C17/18
CPC classification number: G11C7/067
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
불휘발성 반도체 메모리의 센스앰프
2. 발명이 해결하려고 하는 기술적 과제
칩내에서의 점유면적을 감소시킬 수 있는 개선된 센스앰프 구조를 제공한다.
3. 발명의 해결방법의 요지
개선된 센스앰프는 비트라인과 데이타 입출력 라인간에 각기 연결되어 리드동작시 선택된 셀로부터의 저장된 데이타를 검출하기 위해 상기 비트라인상의 전류의 흐름을 검출하고 프로그램 동작시 프로그램용 데이타를 저장후 대응 비트라인상에 제공하기 위해, 상기 입출력 라인에 연결된 칼럼선택 트랜지스터의 드레인-소오스 통로와 상기 비트라인에 연결된 래치의 제1,2노드간에 접속되어 상기 리드동작시 데이타를 검출하여 상기 입출력라인으로 출력하는 경로와 상기 프로그램 동작시 상기 프로그램용 데이타를 상기 비트라인상에 제공하기 위한 경로를 분리하는 분리수단을 적어도 포함한다.
4. 발명의 중요한 용도
반도체 메모리의 개선된 센스앰프로서 적합하게 사용된다.-
公开(公告)号：KR1019980079556A
公开(公告)日：1998-11-25
申请号：KR1019970077268
申请日：1997-12-29
Applicant: 삼성전자주식회사
IPC: G11C16/06
Abstract: 본 발명의 신규한 챠아지 펌핑 회로는 복수 개의 전달 트랜지스터들을 제공하며, 상기 전달 트랜지스터들은 각각 반도체 기판에 형성되는, 플로팅된, n형 웰들에 각각 형성된다. 상기 플로팅된 웰들에 각각 형성되는 전달 트랜지스터들의 드레솔드 전압은 펌핑 동작이 수행되는 동안에 항상 소오스-벌크 전압차인 기생 다이오드의 드레솔드 전압에 대응하는 전압 레벨로 일정하게 유지된다. 이로써, 전달 트랜지스터들의 드레솔드 전압 상승으로 인한 고전압 펌핑 동작이 제한되지 않고, 그 결과 낮은 전원 전압에서도 안정되게 고전압을 발생할 수 있다. 그리고, 챠아지 펌핑 회로는 복수 개의 방전 트랜지스터들을 제공하며, 상기 트랜지스터들은 펌핑 동작이 수행된 후 상승된 상기 각 웰 전위를 반도체 기판의 전압 레벨로 빠르게 방전시킬 수 있다.
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