公开(公告)号：KR100719366B1

公开(公告)日：2007-05-17

申请号：KR1020050051480

申请日：2005-06-15

Applicant: 삼성전자주식회사

Inventor： 이욱형 ,  김재훈

IPC: H01L21/762

CPC classification number: H01L21/76224 ,  H01L27/115 ,  H01L27/11521

Abstract: 트렌치 소자분리막을 갖는 반도체 소자의 형성 방법을 제공한다. 이 방법에 따르면, 기판 상에 차례로 적층된 버퍼 절연막, 버퍼 실리콘층 및 하드마스크막을 연속적으로 패터닝하여 기판의 소정영역을 노출시키고, 노출된 기판을 식각하여 활성영역을 한정하는 트렌치를 형성한다. 이어서, 제1 산화 공정을 수행하고, 제1 산화 공정에 의한 제1 산화막을 제거하고, 제2 산화 공정을 수행한다. 이로써, 소자분리막 보다 느린 식각율을 갖는 산화막으로 소자분리막을 보호할 수 있다.

公开(公告)号：KR1020060022534A

公开(公告)日：2006-03-10

申请号：KR1020040071389

申请日：2004-09-07

Applicant: 삼성전자주식회사

Inventor： 정철 ,  이욱형

IPC: H01L21/8247

CPC classification number: H01L27/11521 ,  H01L21/26586 ,  H01L21/28273 ,  H01L21/76202 ,  H01L21/76235 ,  H01L27/115

Abstract: 신뢰성을 향상시킬 수 있는 소자 분리막을 구비하는 반도체 소자의 형성 방법을 제공한다. 이 방법에 따르면, 반도체 기판 상에 패드산화막 및 마스크막을 적층한다. 상기 마스크막 및 상기 패드 산화막을 패터닝하여 상기 반도체 기판 상에 차례로 적층된 패드산화막 패턴 및 마스크 패턴을 형성하고 상기 반도체 기판을 노출시킨다. 상기 마스크 패턴을 식각 마스크로 이용하여 상기 노출된 반도체 기판을 패터닝하여 트렌치를 형성한다. 상기 트렌치 상단부에서 상기 패드 산화막 패턴의 단부와 접하는 상기 반도체 기판의 모서리 부분을 일부 제거하여 완만한 포셋(facet) 영역을 형성한다. 상기 포셋 영역의 상기 반도체 기판에 이온 주입 공정을 진행하여 결함을 형성한다. 산화 공정을 진행하여 상기 포셋 영역에 산화막을 두껍게 형성한다. 그리고, 소자분리 물질로 상기 트렌치를 채운다.
소자 분리막

公开(公告)号：KR1020050017485A

公开(公告)日：2005-02-22

申请号：KR1020030056260

申请日：2003-08-13

Applicant: 삼성전자주식회사

Inventor： 이욱형

IPC: H01L21/8247

CPC classification number: H01L27/11521 ,  H01L27/115

Abstract: PURPOSE: A method for fabricating a flash memory device is provided to improve scattering of an erase threshold voltage between cells of a flash memory device and prevent a bitline contact plug and wordline patterns passing by both sides of such bitline contact plug from being electrically short-circuited on a cell active region at both sides of a source active region by making wordline patterns maintain a straight line type even in the periphery of a common source contact hole. CONSTITUTION: An isolation layer is formed in a predetermined region of a semiconductor substrate to define a plurality of parallel cell active regions and at least one source active region between the cell active regions. The cell active regions are covered with a floating gate pattern exposing the source active region. Impurity ions are selectively implanted into the source active region to form a buried diffusion layer. A plurality of parallel wordline patterns(420) cross the upper portions of the cell active regions and the source active regions, having a straight line type. Drains are formed in the cell active regions adjacent to one sidewalls of the wordline patterns while sources are formed in the cell active regions adjacent to the other sidewalls of the wordline patterns.

Abstract translation: 目的：提供一种用于制造闪速存储器件的方法，以改善闪速存储器件单元之间的擦除阈值电压的散射，并防止位线接触插塞和通过这种位线接触插塞的两侧的字线图案电短路， 即使在共同的源极接触孔的周围，通过使字线图案保持直线型，也可以在源极活性区域的两侧的电池有源区域上进行电路。 构成：隔离层形成在半导体衬底的预定区域中以限定多个平行电池有源区和电池活性区之间的至少一个源有源区。 电池有源区域被暴露源极活性区域的浮栅图案覆盖。 将杂质离子选择性地注入到源有源区中以形成掩埋扩散层。 多个平行字线图案（420）与具有直线类型的单元有源区域和源极活性区域的上部交叉。 在与字线图案的一个侧壁相邻的单元有源区中形成漏极，而在与字线图案的其它侧壁相邻的单元有源区中形成源。

公开(公告)号：KR1020020016338A

公开(公告)日：2002-03-04

申请号：KR1020000049611

申请日：2000-08-25

Applicant: 삼성전자주식회사

Inventor： 이욱형

IPC: H01L27/115

Abstract: PURPOSE: A flash memory device is provided to prevent contaminant from being diffused to a floating gate of a gate pattern even when a passivation layer near the gate pattern is damaged by contact misalign, by forming a silicon nitride layer spacer on the sidewall of the gate pattern. CONSTITUTION: The gate pattern is composed of a gate insulation layer, a floating gate layer, a dielectric layer(5) and a control gate layer which are stacked on an active region isolated by a field insulation layer. The silicon nitride layer sidewall spacer(22) is formed on the sidewall of the gate pattern. The passivation layer(15) made of a silicon nitride layer is formed on the gate pattern and the sidewall spacer.

Abstract translation: 目的：提供闪速存储器件，以防止污染物扩散到栅极图案的浮动栅极，即使当栅极图案附近的钝化层由于接触不对准而损坏时，通过在栅极的侧壁上形成氮化硅层间隔物 模式。 构成：栅极图案由叠层在由绝缘层隔离的有源区上的栅极绝缘层，浮动栅极层，电介质层（5）和控制栅极层构成。 氮化硅层侧壁间隔物（22）形成在栅极图案的侧壁上。 在栅极图案和侧壁间隔物上形成由氮化硅层制成的钝化层（15）。

公开(公告)号：KR1020010017414A

公开(公告)日：2001-03-05

申请号：KR1019990032909

申请日：1999-08-11

Applicant: 삼성전자주식회사

Inventor： 이욱형

IPC: H01L21/28

Abstract: PURPOSE: A method for manufacturing a contact hole of a semiconductor device is provided to reduce resistor-capacitor delay time of a transistor, by forming a butting contact hole for connecting a gate and a metal interconnection on a gate on both sides of a channel region. CONSTITUTION: A transistor has a gate(52) of a structure in which an interlayer dielectric is formed between the first conductive layer and the second conductive layer. Respective butting contact holes(54a,54b) are formed on a gate which is extended to both sides of a channel region. The width of the channel region is not less than 20 micrometer. The butting contact holes are symmetrical to a central point of the gate.

Abstract translation: 目的：提供一种用于制造半导体器件的接触孔的方法，以通过在通道区域的两侧上的栅极上形成用于连接栅极和金属互连的对接接触孔来减小晶体管的电阻器 - 电容器延迟时间 。 构成：晶体管具有其中在第一导电层和第二导电层之间形成层间电介质的结构的栅极（52）。 在对通道区域的两侧延伸的栅极上形成有对接接触孔（54a，54b）。 通道区域的宽度不小于20微米。 对接接触孔与门的中心点对称。