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公开(公告)号：KR1019970053402A
公开(公告)日：1997-07-31
申请号：KR1019950052725
申请日：1995-12-20
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: 본 발명은 화학 기계적 연마(Chemical mechanical polishing; CMP)공정시 나타나는 소자간의 단차를 개선하는 반도체 장치의 소자 분리 방법에 관한 것으로서, 트랜치 형성 후 절연체를 매몰시켜 반도체 장치의 소자 분리 방법은 산화막으로 변질되는 층을 증착하는 단계;, 상기 증착된 층을 코팅하는 단계; 및 상기 코팅된 층을 습식 어닐하는 단계를 포함한다.
따라서, 상술한 바와 같이 본 발명에 따른 반도체 장치의 소자 분리 방법은 트랜치 내부에 아몰퍼스 실리콘(A-SI)을 증착한 후, 플루어블 옥사이드(Flowable Oxide)를 매몰하고(FILL), 습식 어닐함으로써, 전체적으로 딱딱하게 트랜치를 매몰하고, 이후 공정인 화학 기계적 연마(Chemical mechanical polishing; CMP)공정시 소자간의 단차를 개선하는 효과를 갖는다.-
公开(公告)号：KR1019970052593A
公开(公告)日：1997-07-29
申请号：KR1019950050689
申请日：1995-12-15
Applicant: 삼성전자주식회사
IPC: H01L21/302
Abstract: 본 발명은 반도체 기판상에 도전물질을 증착한 다음 패터닝하여 도전층 패턴을 형성하는 단계; 도전층 패턴이 형성된 상기 결과물상에 하이드로겐 실세스퀴옥산을 도포하여 제1절연막을 형성하는 단계; 상기 제1절연막을 열처리하여 도전층 패턴 폭이 넓은 영역과 좁은 영역의 식각률을 차별화시키는 단계; 상기 열처리된 제1절연막을 에치백하는 단계; 제1절연막이 에치백된 상기 결과물상에 제2절연막을 형성하는 단계; 상기 제2절연막을 평탄화시키는 단계를 포함하는 것을 특징으로 하는 반도체소자의 층간절연층 평탄화방법을 제공한다. 본 발명에 따르면, 열처리에 따라 상이한 식각율 특성을 갖는 하이드로겐 실세스퀴옥산을 이용함으로써, 층간절연층의 디싱현상을 억제할 수 있다.
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公开(公告)号：KR1020080099107A
公开(公告)日：2008-11-12
申请号：KR1020070084432
申请日：2007-08-22
Applicant: 삼성전자주식회사
CPC classification number: H04M1/72522 , G06F3/0416 , G06F3/0484 , G06F3/0488 , H04M2250/22
Abstract: A method for setting touch sensitivity in a portable terminal is provided to enable a user to use a touch pad having sensitivity desired by the user. A method for setting touch sensitivity in a portable terminal includes the following steps of: activating a touch screen function of a touch pad when a display unit is activated in a standby mode of the terminal(S440); displaying a menu screen for performing the present mode in the display unit; displaying a touch sensitivity level after converting the menu screen into a touch sensitivity mode(S460), if the present mode is selected as the touch sensitivity mode(S450); setting the touch sensitivity level selected by a user as touch pad sensitivity(S470); and storing the set touch pad sensitivity(S480).
Abstract translation: 提供了一种用于设置便携式终端中的触摸灵敏度的方法，以使得用户能够使用具有用户期望的敏感度的触摸板。 一种用于设置便携式终端中的触摸灵敏度的方法包括以下步骤：当在终端的待机模式下激活显示单元时，激活触摸板的触摸屏功能（S440）; 在显示单元中显示用于执行当前模式的菜单屏幕; 如果当前模式被选择为触摸感应模式，则在将菜单屏幕转换成触摸感应模式之后显示触摸敏感度级别（S460）（S450）; 将用户选择的触摸敏感度设置为触摸板灵敏度（S470）; 并存储所设置的触摸板感光度（S480）。
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Patent Agency Ranking
公开(公告)号：KR1020000059383A
公开(公告)日：2000-10-05
申请号：KR1019990006934
申请日：1999-03-03
Applicant: 삼성전자주식회사
IPC: H01L21/3205
Abstract: PURPOSE: A method for forming a multi layered wire structure using a LPD(liquid-phase deposition) silicone oxide layer is to minimize a parasitic capacitance generated between metal wires when forming a multi layered wire using a dual damascene process. CONSTITUTION: A method for forming a multi layered wire structure using a LPD(liquid-phase deposition) silicone oxide layer comprises steps of forming a first LPD-SiO2 deposition preventing pattern on a semiconductor substrate(10), on which a desired layer is formed, to expose a portion of the desired layer, forming a first LPD-SiO2 layer(42) only on the exposed portion of the desired layer with a same height as the first LPD-SiO2 deposition preventing pattern, forming a second LPD-SiO2 deposition preventing pattern for covering an entire surface of the first LPD-SiO2 deposition preventing pattern and also exposing a portion of the first LPD-SiO2 layer, forming a second LPD-SiO2 layer(44) only on the exposed portion of the first LPD-SiO2 layer with a same height as the second LPD-SiO2 deposition preventing pattern, removing the first and second LPD-SiO2 deposition preventing pattern to remain only a dual damascene insulating layer for restraining a via hole and wire forming area on the desired layer, and filling the via hole and wire forming area with a conductive material to form a wire layer.
Abstract translation: 目的：使用LPD（液相沉积）硅氧烷层形成多层导线结构的方法是在使用双镶嵌工艺形成多层导线时使在金属线之间产生的寄生电容最小化。 构成：使用LPD（液相沉积）硅氧烷氧化物层形成多层线结构的方法包括以下步骤：在半导体衬底（10）上形成第一LPD-SiO 2沉积防止图案，在其上形成所需层 以露出所需层的一部分，仅在与第一LPD-SiO 2沉积防止图案相同的高度的所需层的暴露部分上形成第一LPD-SiO 2层（42），形成第二LPD-SiO 2沉积 防止图案覆盖第一LPD-SiO 2沉积防止图案的整个表面并且还暴露第一LPD-SiO 2层的一部分，仅在第一LPD-SiO 2层的暴露部分上形成第二LPD-SiO 2层（44） 层，其具有与第二LPD-SiO 2沉积防止图案相同的高度，去除第一和第二LPD-SiO 2沉积防止图案，以仅保留用于限制通孔和线形成区域的双镶嵌绝缘层 并且用导电材料填充通孔和线形成区域以形成线层。
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公开(公告)号：KR100265759B1
公开(公告)日：2000-09-15
申请号：KR1019970049094
申请日：1997-09-26
Applicant: 삼성전자주식회사
IPC: H01L21/31
Abstract: PURPOSE: A method for fabricating a low-temperature interlayer dielectric using an electron beam is to cure a hydrogen silsesquioxane(HSQ) interlayer dielectric at a low temperature and simplify a manufacturing process of forming the HSQ interlayer dielectric. CONSTITUTION: The first insulating layer(104) is formed on a semiconductor substrate(100) with a substructure(102). An SOG(spin-on glass) layer(106) is coated on the first insulating layer. The second insulating layer(108) is formed on the SOG layer. The SOG layer is cured projecting an electron beam to the second insulating layer. The SOG layer is an HSQ. The substructure is a capacitor, whose dielectric layer is formed with one selected from the group consisting of ONO, Pb(Zr,Ti)O3, PbTiO3, (Pb,La)(Zr,Ti)O3, BaTiO3, (Ba,Sr)TiO3, Ta2O5 and SrTiO3. When the SOG layer is cured, a temperature of the semiconductor substrate is 20 deg.C to 500 deg.C.
Abstract translation: 目的：使用电子束制造低温层间电介质的方法是在低温下固化氢倍半硅氧烷（HSQ）层间电介质，并简化形成HSQ层间电介质的制造工艺。 构成：第一绝缘层（104）形成在具有子结构（102）的半导体衬底（100）上。 SOG（旋涂玻璃）层（106）被涂覆在第一绝缘层上。 第二绝缘层（108）形成在SOG层上。 固化SOG层将电子束投影到第二绝缘层。 SOG层是一个HSQ。 子结构是电容器，其电介质层由选自ONO，Pb（Zr，Ti）O 3，PbTiO 3，（Pb，La）（Zr，Ti）O 3，BaTiO 3，（Ba，Sr） TiO 3，Ta 2 O 5和SrTiO 3。 当SOG层固化时，半导体衬底的温度为20℃至500℃。
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公开(公告)号：KR1020000033546A
公开(公告)日：2000-06-15
申请号：KR1019980050455
申请日：1998-11-24
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to prevent an area in which a damascene is not formed from damaging during the damascene forming process. CONSTITUTION: A semiconductor device comprises a substrate, a first material layer pattern,an etching prevention layer, a second material layer pattern, a mask layer pattern and conductive lines. The first material layer pattern is formed on the substrate, and has contact holes exposing predetermined areas of the substrate. The etching prevention layer is formed on the first material layer pattern. The second material layer pattern is formed on the etching prevention layer, and has windows exposing the contact holes and etching prevention layer pattern around the each contact hole. The mask layer pattern is formed on the second material layer pattern. The contact holes and windows are filled with the conductive lines.
Abstract translation: 目的：提供一种半导体器件及其制造方法，以防止在镶嵌过程中不形成镶嵌区域的损坏。 构成：半导体器件包括衬底，第一材料层图案，防蚀层，第二材料层图案，掩模层图案和导电线。 第一材料层图案形成在基板上，并且具有暴露基板的预定区域的接触孔。 防蚀层形成在第一材料层图案上。 第二材料层图案形成在防蚀层上，并且具有在每个接触孔周围露出接触孔和防蚀层图案的窗口。 掩模层图案形成在第二材料层图案上。 接触孔和窗口填充有导电线。
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公开(公告)号：KR100207476B1
公开(公告)日：1999-07-15
申请号：KR1019960023690
申请日：1996-06-25
Applicant: 삼성전자주식회사
IPC: H01L21/304
Abstract: 화학기계적 폴리싱에 의한 에치백 평탄화공정을 이용하는 반도체 장치의 제조 방법을 제공하는 것이다.
반동체 기판상에 도전물질을 증착한 다음 패터닝하여 도전층 패턴을 형성하는 단계; 도전층 패턴이 형성된 상기 결과물상에 제1절연막을 형성하는 단계; 상기 제1절연막상에 SOG층을 형성하고 열처리하는 단계; 상기 SOG층상에 제2절연막을 형성하는 단계; 상기 결과물을 화학기계적 폴리싱 공정을 이용하여 에치백 평탄화하는 것을 특징으로하는 반도체 장치의 제조 방법을 제공하는 것이다.
상기 화학기계적 폴리싱 공정의 평탄화는 상기 도전층 패턴 위 부분의 SOG까지 제거하여 비어 콘택 부위에 SOG가 남지 않게 하는 것이 바람직하다.
따라서, 본 발명에 의한 화학기계적 폴리싱에 의한 에치백공정으로 종래 화학기계적 폴리싱 공정의 평탄화 방법에 따라 층간절연층을 평탄화시키는 경우 발생되는 디싱(dishing)현상을 방지할 수 있는 반도체 장치의 제조 방법을 얻게된다.-
公开(公告)号：KR1019990030660A
公开(公告)日：1999-05-06
申请号：KR1019970050971
申请日：1997-10-02
Applicant: 삼성전자주식회사
IPC: H01L21/31
Abstract: CVD(Chemical Vapor Deposition) 방법에 의하여 형성되는 층간 절연막을 전자빔을 사용하여 안정화시키는 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 CVD 산화막을 형성한다. 전자빔 조사 장치를 사용하여 상기 CVD 산화막을 소정 시간 동안 상온∼500℃의 온도에서 전자빔으로 조사하여 치밀화시킨다. 상기 CVD 산화막을 형성하기 전에 상면에 절연막이 형성된 반도체 기판상에 도전층 패턴을 형성하고, 상기 도전층 패턴을 덮는 제1 캡핑층을 형성하는 단계를 더 포함할 수 있으며, 이 때 상기 CVD 산화막은 상기 제1 캡핑층으로 덮인 도전층 패턴이 형성된 결과물상에 형성된다. 상기 전자빔 조사 단계 후에는 상기 CVD 산화막을 평탄화하는 단계를 더 포함할 수 있고, 상기 평탄화된 CVD 산화막은 전자빔 조사 장치를 사용하여 소정 시간 동안 상온∼500℃의 온도에서 전자빔으로 조사된다. 상기 평탄화된 CVD 산화막 위에 제2 캡핑층을 형성한다. 상기 제2 캡핑층이 형성된 결과물을 소정 시간 동안 상온∼500℃의 온도에서 전자빔으로 조사할 수 있다.
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