公开(公告)号：KR1020110114970A

公开(公告)日：2011-10-20

申请号：KR1020100034389

申请日：2010-04-14

Applicant: 삼성전자주식회사

Inventor： 최종완 ,  황완식 ,  최길현 ,  홍은기 ,  구주선 ,  이보영

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L21/3105 ,  H01L21/76826 ,  H01L27/11521 ,  H01L21/28273

Abstract: 플래시 메모리 소자의 제조 방법을 개시한다. 소자분리 영역과 활성 영역을 가지는 기판의 활성 영역 위에 유전막을 형성한다. 유전막 위에 플로팅 게이트를 형성한다. 소자분리 영역에 소자분리막을 형성한다. 플로팅 게이트의 노출 표면에 형성되는 제1 질화막 부분과 소자분리막의 노출 표면에 형성되는 제2 질화막 부분을 포함하는 질화막을 형성한다. 질화막중 상기 제2 질화막 부분으로부터 선택적으로 질소 원자들을 제거한다. 제1 질화막 부분 및 소자분리막 위에 게이트간 유전막을 형성한다. 게이트간 유전막 위에 콘트롤 게이트를 형성한다.

公开(公告)号：KR1020100106127A

公开(公告)日：2010-10-01

申请号：KR1020090024597

申请日：2009-03-23

Applicant: 삼성전자주식회사

Inventor： 정덕영 ,  구주선 ,  변경문 ,  홍은기 ,  이준원

IPC: H01L21/762

CPC classification number: H01L21/76224 ,  H01L21/76232

Abstract: PURPOSE: A method of fabricating of a semiconductor device is provided to form STI by forming an oxide film liner including nitrogen instead of a nitride liner between a side wall oxide and the oxide film liner. CONSTITUTION: A pad oxide film and a nitride film are successively formed on a substrate(10). A trench is formed by etching the nitride film, the pad oxide film, and the substrate. The side oxide wall(51) is formed in the sidewall and bottom of the trench. The oxide film liner(71) including nitrogen is formed at the upper unit of the side oxide wall along the sidewall. A gap filling film(81) is formed on the oxide film liner.

Abstract translation: 目的：提供一种制造半导体器件的方法，通过在侧壁氧化物和氧化物膜衬垫之间形成包括氮而不是氮化物衬垫的氧化膜衬里来形成STI。 构成：衬底氧化膜和氮化物膜依次形成在衬底（10）上。 通过蚀刻氮化物膜，衬垫氧化膜和衬底形成沟槽。 侧壁氧化物壁（51）形成在沟槽的侧壁和底部。 包含氮的氧化膜衬垫（71）沿着侧壁形成在侧氧化物壁的上部单元处。 在氧化膜衬垫上形成间隙填充膜（81）。

公开(公告)号：KR1020080013564A

公开(公告)日：2008-02-13

申请号：KR1020060075251

申请日：2006-08-09

Applicant: 삼성전자주식회사

Inventor： 김문준 ,  정덕영 ,  김성태 ,  구주선 ,  변경문

IPC: H01L27/108

CPC classification number: H01L28/91 ,  H01L27/10852

Abstract: A method for manufacturing a capacitor in a semiconductor device is provided to prevent a lower electrode form being oxidized or contaminated by forming the lower electrode of the capacitor using a conductive layer for a lower electrode and a liner oxide along a profile of a mold dielectric. An interlayer dielectric(112) including a conductive region(114) is formed on a semiconductor substrate. A mold dielectric having an opening unit is formed on the interlayer dielectric. The opening unit exposes the conductive region. A conductive layer for a lower electrode and a liner oxide layer are sequentially formed along a profile of the opening and the mold dielectric. A sacrificial layer pattern is formed to gap-fill the opening unit on which the liner oxide layer is formed. A lower electrode(120a) is formed through a blanket etching process for exposing a surface of the mold dielectric. The sacrificial layer pattern is removed. The liner oxide layer and the mold dielectric are removed. The liner oxide layer is a silicon oxide layer.

Abstract translation: 提供了一种用于制造半导体器件中的电容器的方法，以通过使用用于下电极的导电层和沿着模具电介质的轮廓的衬垫氧化物形成电容器的下电极来防止下电极形式被氧化或污染。 在半导体衬底上形成包括导电区域（114）的层间电介质（112）。 具有开口单元的模具电介质形成在层间电介质上。 打开单元暴露导电区域。 沿着开口和模具电介质的轮廓依次形成用于下电极和衬垫氧化物层的导电层。 形成牺牲层图案以间隙填充其上形成衬垫氧化物层的开口单元。 下电极（120a）通过毯式蚀刻工艺形成，用于暴露模具电介质的表面。 去除牺牲层图案。 去除衬里氧化物层和模具电介质。 衬垫氧化物层是氧化硅层。

公开(公告)号：KR1020060133677A

公开(公告)日：2006-12-27

申请号：KR1020050053431

申请日：2005-06-21

Applicant: 삼성전자주식회사

Inventor： 구주선 ,  김홍근 ,  백은경 ,  라상호 ,  나규태

IPC: H01L27/115

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L27/11526

Abstract: A method for manufacturing a non-volatile memory cell is provided to prevent damage of a first capping layer by forming sequentially the first capping layer and a second capping layer on an isolation layer. An isolation layer(108) is formed on a substrate(100) including a hard mask(104). An upper surface of the isolation layer is lower than an upper surface of the hard mask. A first capping layer(110) is formed on the substrate. A second capping layer(112) is formed on the first capping layer to prevent the damage of the first capping layer. A first capping layer pattern and a second capping layer pattern are formed by performing a first CMP process. The hard mask is removed. A floating gate layer is formed thereon. A floating gate is formed by performing a second CMP process.

Abstract translation: 提供一种用于制造非易失性存储单元的方法，以通过在隔离层上依次形成第一覆盖层和第二封盖层来防止第一封盖层的损坏。 在包括硬掩模（104）的基板（100）上形成隔离层（108）。 隔离层的上表面比硬掩模的上表面低。 在基板上形成第一盖层（110）。 第一覆盖层（112）形成在第一覆盖层上以防止第一封盖层的损坏。 通过执行第一CMP处理形成第一覆盖层图案和第二覆盖层图案。 硬面膜被去除。 在其上形成浮栅层。 通过执行第二CMP处理形成浮动栅极。

公开(公告)号：KR100621888B1

公开(公告)日：2006-09-11

申请号：KR1020050065106

申请日：2005-07-19

Applicant: 삼성전자주식회사

Inventor： 백은경 ,  구주선 ,  김문준 ,  김홍근 ,  나규태

IPC: H01L21/335

Abstract: 리세스 생성을 최소화 할 수 있는 소자 분리막의 형성 방법 및 이를 이용한 핀형 전계 효과 트랜지스터의 제조방법에 있어서, 하드 마스크 패턴에 노출된 상기 기판을 식각하여 트렌치를 형성한 후 상기 트렌치의 일부를 매립하는 하부 절연막 패턴을 형성한다. 상기 하부 절연막 패턴과 식각 선택비를 갖는 산화물로 이루어진 제1 라이너막을 형성한 후 상기 트렌치의 나머지를 매립하는 상부 절연막을 형성한다. 상기 하드 마스크 패턴의 측면을 노출시키는 동시에 상부 절연막을 상부 절연막 패턴으로 형성한 후 하드 마스크 패턴의 측면에 스페이서를 형성한다. 예비 실리콘 핀의 측면에 상기 제1 라이너막을 잔류시키면서, 상기 상부 절연막 패턴을 제거한다. 이후 습식 식각 공정을 수행하여 소자 분리막을 형성하는 동시에 상기 소자 분리막의 상면보다 높은 상면을 갖는 실리콘 핀을 형성한다. 상기 소자 분리막은 HDP 산화물로 형성되기 때문에 실리콘 핀 형성시 리세스의 생성이 억제된다.

Abstract translation: 一种形成能够最小化凹陷形成的器件隔离层的方法以及使用该方法制造鳍式场效应晶体管的方法，所述方法包括：通过蚀刻暴露于硬掩模图案的衬底形成沟槽， 由此形成绝缘膜图案。 在形成由具有与下绝缘膜图案的蚀刻选择比的氧化物构成的第一衬膜之后，形成用于填充剩余的沟槽的上绝缘膜。 暴露硬掩模图案的侧表面，形成上绝缘膜作为上绝缘膜图案，并且在硬掩模图案的侧表面上形成间隔物。 在保留备用硅鳍侧的第一衬膜的同时去除上绝缘膜图案。 执行湿法蚀刻工艺以形成器件隔离膜和具有比器件隔离膜的上表面高的上表面的硅鳍。 由于器件隔离膜由HDP氧化物形成，所以在形成硅引脚期间抑制了凹陷的产生。

公开(公告)号：KR100568100B1

公开(公告)日：2006-04-05

申请号：KR1020010011142

申请日：2001-03-05

Applicant: 삼성전자주식회사

Inventor： 홍수진 ,  박문한 ,  구주선 ,  허진화 ,  김홍근 ,  홍은기

IPC: H01L21/76

CPC classification number: H01L21/76224

Abstract: 2단계로 채워지는 트렌치형 소자 분리막 형성방법이 개시된다. 본 발명은, 기판에 트렌치 소자 분리막을 형성함에 있어서, 먼저, 소자 분리 트렌치가 형성된 기판에 폴리실라제인 용액을 SOG(Spin On Glass) 방식으로 도포하여 트렌치를 일정 부분 채우는 SOG막을 형성한다. 트렌치를 넘치도록 채우지 않고도 균일한 도포 두께를 유지하기 위해서는 바람직하게는 폴리실라제인 용액은 고형 성분으로 고온 처리가 용이한 -[SiH
2 NH]n- 형태의 퍼하이드로 폴리실라제인을 5 내지 15 중량%를 가지는 것으로 한다. SOG막을 형성한 뒤에는 후속 열처리를 실시하게 된다. 트렌치 상부 공간을 드러내는 리세스(recess) 단계가 상면이 실리콘 기판면을 기준으로 아래쪽 일정 지점까지 낮추어지도록 이루어진다. 오존 TEOS USG막이나 HDP CVD 막이 잔여 트렌치 공간을 채운다.

公开(公告)号：KR100503527B1

公开(公告)日：2005-07-26

申请号：KR1020030008846

申请日：2003-02-12

Applicant: 삼성전자주식회사

Inventor： 홍은기 ,  나규태 ,  구주선 ,  김홍근

IPC: H01L21/20

CPC classification number: H01L21/76837 ,  C08L83/16 ,  H01L21/02164 ,  H01L21/02222 ,  H01L21/02282 ,  H01L21/02337 ,  H01L21/3125 ,  H01L21/316 ,  H01L21/31695 ,  H01L21/76232 ,  H01L21/76802 ,  H01L21/76826 ,  H01L21/76828 ,  H01L21/823475 ,  H01L21/823481

Abstract: 퍼하이드로 폴리실라잔을 포함하는 반도체 소자 제조용 조성물 및 이를 이용한 반도체 소자의 제조방법이 개시되어 있다. 중량 평균 분자량이 300 내지 3000이고 분자량 분포도가 1.8 내지 3인 하기식 (1)로 표현되는 퍼하이드로 폴리실라잔을 포함하는 반도체 소자 제조용 조성물을 제공한다.
-(SiH
2 NH)
n - --- (1)
상기식 (1)에서, n은 양의 정수를 의미한다. 도전성 패턴이 형성되거나, 트렌치가 형성된 반도체 기판 상에 상기 조성물을 도포하여 막을 형성한다. 상기 막을 실리콘 산화막으로 전환시키고, 상기 실리콘 산화막에 개구부를 형성한다. 상기 개구부를 도전성 물질로 매립하여 콘택을 형성한다. 이와 같이, 저분자량의 퍼하이드로 폴리실라잔을 포함하는 조성물을 이용하여 조밀도 및 균일도가 향상된 막을 형성할 수 있다.

公开(公告)号：KR1020050011079A

公开(公告)日：2005-01-29

申请号：KR1020030049920

申请日：2003-07-21

Applicant: 삼성전자주식회사

Inventor： 구주선 ,  홍은기 ,  김홍근 ,  나규태

IPC: H01L21/31

Abstract: PURPOSE: A method of forming a silicon oxide layer using an SOG(Spin On Glass) layer containing polysilazane is provided to reduce process time and to obtain the stability of etching from the silicon oxide layer by transforming the SOG layer into the silicon oxide layer using an aqueous oxidant solution. CONSTITUTION: An SOG layer containing polysilazane is formed on a semiconductor substrate(10). The polysilazane is transformed into silicon oxide(14) by treating the SOG layer with an aqueous oxidant solution.

Abstract translation: 目的：提供使用含有聚硅氮烷的SOG（旋转玻璃）层形成氧化硅层的方法，以通过将SOG层转化为氧化硅层来减少处理时间并获得氧化硅层的蚀刻稳定性，其中使用 氧化剂水溶液。 构成：在半导体衬底（10）上形成含有聚硅氮烷的SOG层。 通过用氧化剂水溶液处理SOG层，将聚硅氮烷转化成氧化硅（14）。

公开(公告)号：KR100295043B1

公开(公告)日：2001-10-19

申请号：KR1019980020027

申请日：1998-05-30

Applicant: 삼성전자주식회사

Inventor： 정현담 ,  구주선

IPC: H01L21/3205

Abstract: PURPOSE: A method for forming a metal film of a semiconductor device is provided to prevent cross talk when a signal is transferred among electrically isolated metal lines by forming a low dielectric insulation layer. CONSTITUTION: A first metal pattern(42) and a first insulation layer(44) are sequentially formed on a substrate(40). A second insulation layer(46) having a low dielectric constant is formed. Ultraviolet ray is irradiated on the entire surface of the resultant structure. A via hole(52) is formed by patterning the resultant structure to expose the first metal pattern(42). A second metal pattern(56) is formed to be connect to the first metal pattern(42) through the via hole(52). The second insulation layer(46) is able to be formed by using SiOC layer. The ultraviolet ray make the layer(46) strong about oxygen plasma.

公开(公告)号：KR1020010081501A

公开(公告)日：2001-08-29

申请号：KR1020000007120

申请日：2000-02-15

Applicant: 삼성전자주식회사

Inventor： 박경원 ,  남병윤 ,  신홍재 ,  구주선

IPC: H01L29/786

Abstract: PURPOSE: A manufacturing method of a semiconductor device is to prevent generation of a void when depositing an interlayer dielectric for burying a space between gates, thereby improving reliability of the device. CONSTITUTION: Gate patterns(26,28,30) are formed on a semiconductor substrate(22) including a cell array region and a peripheral circuit region therein. Impurities for a source/drain is implanted into the substrate and an etch stop layer(32) is formed on the resultant structure. The first spacer is formed on sidewalls of the gate pattern on the peripheral circuit region. Impurities for an LDD(lightly doped drain) is implanted into the substrate, followed by removing the first spacer. The first interlayer dielectric(38) is then formed such that spaces between the gate patterns are buried and upper portions thereof are exposed. The second spacer(40') is then formed on the exposed sidewalls of each gate pattern, and the second interlayer dielectric(42) is formed thereon to bury completely the space between the gate patterns. Thereafter, a conductive layer(44) is formed to be connected with an active region through the first and second interlayer dielectrics.

Abstract translation: 目的：半导体器件的制造方法是为了防止在沉积用于掩埋栅极之间的空间的层间电介质时产生空隙，从而提高器件的可靠性。 构成：栅极图案（26,28,30）形成在其中包括单元阵列区域和外围电路区域的半导体衬底（22）上。 源极/漏极的杂质被注入到衬底中，并且在所得结构上形成蚀刻停止层（32）。 第一间隔物形成在外围电路区域上的栅极图案的侧壁上。 将LDD（轻掺杂漏极）的杂质注入到衬底中，然后除去第一间隔物。 然后形成第一层间电介质（38），使得掩模栅极图案之间的空间和其上部被暴露。 然后在每个栅极图案的暴露的侧壁上形成第二间隔物（40'），并且在其上形成第二层间电介质（42），以完全掩埋栅极图案之间的空间。 此后，形成通过第一和第二层间电介质与有源区连接的导电层（44）。