公开(公告)号：KR1020050054490A

公开(公告)日：2005-06-10

申请号：KR1020050027109

申请日：2005-03-31

Applicant: 삼성전자주식회사

Inventor： 정승재 ,  김용천

IPC: G06F9/32

CPC classification number: G06F9/3877 ,  G06F9/325 ,  G06F9/381

Abstract: 데이터 처리 장치는 프로그램 메모리로부터 명령들을 페치하고, 상기 명령들을 디코딩하며 만약 코프로세서 타입 명령이 디코딩되면 코프로세서로 신호 (CCLK)를 전달하는 중앙처리장치와; 상기 신호 (CCLK)의 수신에 따라 상기 코프로세서 타입 명령을 디코딩하는 코프로세서와; 그리고 루프 내의 명령들을 상기 프로그램 메모리로부터 받아들이고 상기 코프로세서가 상기 코프로세서 타입 명령으로부터 루프 동작을 디코딩할 때 상기 루프의 명령들을 저장하는 루프 버퍼를 포함하고, 상기 루프의 명령들은 상기 루프의 다음 반복에서 실행하기 위해 상기 루프 버퍼로부터 보내지며; 그리고 상기 루프의 명령들이 상기 루프 버퍼로부터 보내지는 동안 상기 프로그램 메모리의 액세스를 금지시키기 위해 상기 프로그램 메모리에 디세이블 신호가 보내진다.

公开(公告)号：KR1019990017020A

公开(公告)日：1999-03-15

申请号：KR1019970039769

申请日：1997-08-21

Applicant: 삼성전자주식회사

Inventor： 정승재

IPC: G06F9/28

Abstract: 본 발명은 마이크로 프로세서 제어회로를 공개한다. 그 회로는 프로그램 데이타를 저장하는 명령어 레지스터, 명령어 레지스터로 부터의 프로그램 데이타를 디코딩하고 명령어 레지스터로 하여금 프로그램 데이타를 입력할 것인지 말 것인지를 제어하기 위한 제1제어신호를 발생하고 제2제어신호를 발생하기 위한 명령어 디코더, 프로그램 데이타가 소정수의 마이크로 명령으로 매크로 명령인 경우에 명령어 디코더로 부터의 두번째부터 마지막 마이크로 코드 롬 어드레스를 입력하여 각각의 마이크로 코드 롬 어드레스에 해당하는 마이크로 코드 제어신호를 발생하고 명령어 디코더로 마지막 마이크로 코드 제어신호의 발생을 알리는 신호를 발생하기 위한 명령어 코드 롬, 및 명령어 디코더로 부터의 제2제어신호에 응답하여 명령어 디코더로 부터의 첫번째 마이크로 코드 제어신호를 출력하거나, 명령 어 코드 롬으로 부터의 두번째부터 마지막까지의 마이크로 코드 제어신호를 출력하기 위한 멀티플렉서로 구성되어 있다.

公开(公告)号：KR102225782B1

公开(公告)日：2021-03-10

申请号：KR1020140095716

申请日：2014-07-28

Applicant: 삼성전자주식회사

Inventor： 성동준 ,  강윤선 ,  정승재 ,  최정달

IPC: H01L43/08 ,  H01L27/115 ,  H01L21/8247

Abstract: 가변저항메모리장치는제1 방향으로각각연장되는복수개의제1 도전구조물들, 제1 도전구조물들상부에배치되며제1 방향과교차하는제2 방향으로각각연장되는복수개의제2 도전구조물들, 및각각이제1 도전구조물들과제2 도전구조물들의교차부들에배치되어순차적으로적층된선택소자및 가변저항소자를포함하는복수개의메모리셀들을포함하며, 각제1 도전구조물의상면은이에접촉하는각 선택소자의저면보다상기제2 방향으로작은폭을갖는다.

公开(公告)号：KR1020160020890A

公开(公告)日：2016-02-24

申请号：KR1020140106222

申请日：2014-08-14

Applicant: 삼성전자주식회사

Inventor： 정승재 ,  강윤선 ,  최정달

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/2463 ,  H01L27/224 ,  H01L27/2409 ,  H01L27/2418 ,  H01L27/2481 ,  H01L45/04 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/144 ,  H01L45/146 ,  H01L45/1675 ,  H01L27/11514 ,  H01L27/11507 ,  H01L27/11509

Abstract: 저항변화메모리소자는제1 방향을따라일렬로배치되고각각메모리층과상부전극층을포함하는복수의메모리셀 필라와, 복수의메모리셀 필라에연결되도록상기제1 방향을따라연장되고, 상부전극층을통해메모리층에연결되는복수의접속용돌출부와, 복수의접속용돌출부에의해한정되는복수의포켓부가상기제1 방향을따라 1 개씩교대로배치된요철형표면을가지는상부도전라인과, 복수의메모리셀 필라각각의사이에서메모리층의측벽및 상부전극층의측벽에의해한정되는복수의절연공간으로부터복수의포켓부내부까지연장되어있는복수의절연필라를포함한다.

Abstract translation: 一种电阻式随机存取存储器件包括沿第一方向排成一行的多个存储单元柱，并且分别包括存储层和上电极层; 上导电线，其沿第一方向延伸以连接到存储单元柱，并且具有不平坦表面，其中多个用于连接的突起部分通过上电极层连接到存储层，以及多个 由连接用突起部限制的口袋部分一个接一个地沿第一方向排列; 以及多个绝缘柱，其从由存储层的侧壁限制的多个绝缘空间和存储单元填充物之间的上电极层的侧壁延伸并且朝向袋部的内部延伸。

公开(公告)号：KR1020080105850A

公开(公告)日：2008-12-04

申请号：KR1020070053955

申请日：2007-06-01

Applicant: 삼성전자주식회사

Inventor： 정승재 ,  김영광 ,  정철호

IPC: H01L21/66

Abstract: A test structure for the radio frequency MOS transistor is provided to block the influence to the AC property of the RF MOS. A test structure(200) comprises the gate pads(120), the test pad(210), the fuse(220), the diodes(230). The gate pad is connected to the gate terminal of the RF MOS. The fuse is connected between the gate pad and the test pad. One side of the diode is connected between the fuse and the test pad, and the other side of the diode is connected to the ground power. The diode removes the plasma charge generated from the gate insulating layer in the manufacturing process of RF MOS.

Abstract translation: 提供射频MOS晶体管的测试结构，以阻止对RF MOS的AC特性的影响。 测试结构（200）包括栅极焊盘（120），测试焊盘（210），熔丝（220），二极管（230）。 栅极焊盘连接到RF MOS的栅极端子。 熔丝连接在栅极焊盘和测试焊盘之间。 二极管的一侧连接在保险丝和测试焊盘之间，二极管的另一侧连接到接地电源。 在RF MOS的制造过程中，二极管除去由栅极绝缘层产生的等离子体电荷。

公开(公告)号：KR100488536B1

公开(公告)日：2005-08-24

申请号：KR1019970039769

申请日：1997-08-21

Applicant: 삼성전자주식회사

Inventor： 정승재

IPC: G06F9/28

Abstract: 본 발명은 마이크로 프로세서 제어회로를 공개한다. 그 회로는 프로그램 데이타를 저장하는 명령어 레지스터, 명령어 레지스터로 부터의 프로그램 데이타를 디코딩하고 명령어 레지스터로 하여금 프로그램 데이타를 입력할 것인지 말 것인지를 제어하기 위한 제1제어신호를 발생하고 제2제어신호를 발생하기 위한 명령어 디코더, 프로그램 데이타가 소정수의 마이크로 명령으로 매크로 명령인 경우에 명령어 디코더로 부터의 두번째부터 마지막 마이크로 코드 롬 어드레스를 입력하여 각각의 마이크로 코드 롬 어드레스에 해당하는 마이크로 코드 제어신호를 발생하고 명령어 디코더로 마지막 마이크로 코드 제어신호의 발생을 알리는 신호를 발생하기 위한 명령어 코드 롬, 및 명령어 디코더로 부터의 제2제어신호에 응답하여 명령어 디코더로 부터의 첫번째 마이크로 코드 제어신호를 출력하거나, 명령 어 코드 롬으로 부터의 두번째부터 마지막까지의 마이크로 코드 제어신호를 출력하기 위한 멀티플렉서로 구성되어 있다.

公开(公告)号：KR100434502B1

公开(公告)日：2004-06-05

申请号：KR1020020025133

申请日：2002-05-07

Applicant: 삼성전자주식회사

Inventor： 정승재 ,  김용천

IPC: G06F13/00

CPC classification number: G06F9/30018 ,  G06F9/30032 ,  G06F9/30043

Abstract: A data extraction/insertion device in a digital signal processor and a method thereof are provided. The data extraction/insertion method is performed in a digital signal processor including a source register and a destination registr. In this digital signal processor, data is extracted from the source register and inserted into the destination register using a position value, which represents the reference position of data extraction, and an offset value, which represents the size of data to be extracted. Accordingly, a sequence of data packets, the size of which are given in neither byte nor word unit, are effectively extracted or inserted, thus saving the space of a memory.

Abstract translation: 数字信号处理器中的数据提取/插入装置及其方法被提供。 数据提取/插入方法在包括源寄存器和目标寄存器的数字信号处理器中执行。 在该数字信号处理器中，使用表示数据提取的参考位置的位置值和表示要提取的数据的大小的偏移值，从源寄存器提取数据并将其插入目的寄存器。 因此，有效地提取或插入一个数据分组序列，其大小既不以字节也不以字为单位给出，因此节省了存储空间。

公开(公告)号：KR1020010048152A

公开(公告)日：2001-06-15

申请号：KR1019990052711

申请日：1999-11-25

Applicant: 삼성전자주식회사

Inventor： 정승재

IPC: G11C11/40

Abstract: PURPOSE: A clock signal selection circuit of a semiconductor integrated circuit is provided to perform a stable selection operation when selecting one of a plurality of clock signals. CONSTITUTION: The circuit includes the first or the third D-flip flop(10,20,30) and the first and the second OR gate(40,50) and a multiplexer(60). The first D-flip flop operates by being synchronized to the second clock signal(CLK2), and receives a signal(A) inverted in an inverter(IV1) and transfers it to an output(Q). The second D-flip flop operates by being synchronized to the second clock signal, and receives an output signal(B) of the first D-flip flop and transfers it to the output(Q). The third D-flip flop operates by being synchronized to the first clock signal(CLK1), and transfers an output signal(C) of the second D-flip flop to the output(Q). The first OR gate(40) performs an OR operation by receiving the output signal(B) of the first D-flip flop and the second clock signal and outputs the result. The second OR gate performs an OR operation by receiving an inverted output signal(E) of the third D-flip flop and the selection signal and the first clock signal, and outputs the result. The multiplexer has one input terminal(A1) receiving an output signal(OR1_OUT) of the first OR gate and another input terminal(A2) receiving an output signal(OR2_OUT) of the second OR gate, and selects one of the signals(OR1_OUT,OR2_OUT) in response to the inverted output signal(D), and outputs the selected signal as a clock signal(OUT_CLK) of the semiconductor integrated circuit.

Abstract translation: 目的：提供半导体集成电路的时钟信号选择电路，以在选择多个时钟信号中的一个时执行稳定的选择操作。 构成：电路包括第一或第三D触发器（10,20,30）和第一和第二OR门（40,50）和多路复用器（60）。 第一D触发器通过与第二时钟信号（CLK2）同步操作，并且接收在反相器（IV1）中反相的信号（A）并将其传送到输出（Q）。 第二D触发器通过与第二时钟信号同步操作，并接收第一D触发器的输出信号（B）并将其传送到输出（Q）。 第三D触发器通过与第一时钟信号（CLK1）同步操作，并将第二D触发器的输出信号（C）传送到输出（Q）。 第一或门（40）通过接收第一D触发器的输出信号（B）和第二时钟信号来执行或运算，并输出结果。 第二或门通过接收第三D触发器的反相输出信号（E）和选择信号和第一时钟信号来执行或运算，并输出结果。 多路复用器具有接收第一或门输出信号（OR1_OUT）的一个输入端（A1）和接收第二或门输出信号（OR2_OUT）的另一输入端（A2），并选择信号（OR1_OUT， OR2_OUT），并输出所选择的信号作为半导体集成电路的时钟信号（OUT_CLK）。

公开(公告)号：KR1020000021050A

公开(公告)日：2000-04-15

申请号：KR1019980039971

申请日：1998-09-25

Applicant: 삼성전자주식회사

Inventor： 정승재

IPC: G06F12/02

Abstract: PURPOSE: A circuit for generating a data memory address of a low power programmable core is provided to improve an operating speed of a clock by maintaining a cycle per instruction as 1. CONSTITUTION: A circuit for generating a data memory address of a low power programmable core comprises relates to a data memory address generation circuit with an improved speed. The circuit comprises an adder(50), a logic device, an increasing and decreasing device(30), and a selector. The adder receives a sub n-bit command of an address stored in an index register(10) and an address of a command. And the adder outputs a sub n-bit address of a data memory. The logic device receives a carry from the adder and a code bit of the address of the command. The increasing and decreasing device increases and decreases '1' to an upper n-1 bit of the address stored in the register. The selector outputs selectively the address of the upper n-1 bit and the address input to the increasing and decreasing device.

Abstract translation: 目的：提供用于产生低功率可编程内核的数据存储器地址的电路，以通过将每个指令的周期维持为1来提高时钟的工作速度。构成：用于生成低功率可编程内核的数据存储器地址的电路 内核涉及具有改进速度的数据存储器地址生成电路。 电路包括加法器（50），逻辑器件，增减装置（30）和选择器。 加法器接收存储在索引寄存器（10）中的地址的子n位命令和命令的地址。 并且加法器输出数据存储器的子n位地址。 逻辑器件从加法器接收进位和命令地址的代码位。 增加和减少的设备增加和减少'1'到存储在寄存器中的地址的高n-1位。 选择器选择性地输出上n-1位的地址和输入到增减装置的地址。

公开(公告)号：KR1019990081017A

公开(公告)日：1999-11-15

申请号：KR1019980014679

申请日：1998-04-24

Applicant: 삼성전자주식회사

Inventor： 정승재

IPC: G06F1/04

Abstract: 명령 발생부에서 스톱명령이 발생하거나 외부에서 비동기적인 신호가 입력되면 메인 클럭신호의 상태를 하이상태로 유지하여 스톱명령이 실행되거나 비동기적인 신호가 입력되는 경우에 클럭신호가 온/오프를 반복함으로써 발생하는 디지털 시그널 프로세서의 소비전력을 줄이고, 비동기적인 신호를 래치로 동기화시켜 클럭신호를 제어하므로 글리치가 발생하지 않는다.