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公开(公告)号：KR100285700B1
公开(公告)日：2001-04-02
申请号：KR1019980027888
申请日：1998-07-10
Applicant: 삼성전자주식회사
Inventor： 정인권
IPC: H01L21/28
Abstract: 본 발명은 콘택 플러그와 그 상부의 도전막 패턴의 오정렬 마진(misalign margin)을 증가시키는 반도체 장치의 콘택 형성 방법 및 그 구조에 관한 것으로, 반도체 기판 상에 형성된 절연층을 식각 하여 콘택홀이 형성된다. 콘택홀의 일부를 도전층으로 채워서 리세스된 콘택 플러그가 형성된다. 리세스된 콘택 플러그 상의 콘택홀 양측벽에 콘택 스페이서가 형성되어 콘택홀의 개구부의 크기가 감소된다. 콘택 스페이서를 포함하여 절연층 상에 리세스된 콘택 플러그와 전기적으로 접속되도록 콘택 전극이 형성된다. 이때, 콘택 스페이서는 콘택 전극과 식각 선택비를 갖는 물질로 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 리세스된 콘택 플러그와, 콘택 스페이서를 형성함으로써 콘택홀의 개구부의 크기를 감소시킬 수 있고, 콘택 플러그와 그 상부의 도전막 패턴의 오정렬 마진을 증가시킬 수 있다. 또한, 평탄화 식각을 통해 콘택 스페이서의 상부 표면과 그 하부 표면의 크기를 동일하게 형성함으로써, 오정렬 마진을 더욱 증가시킬 수 있다. 그리고, 스토리지 노드가 오정렬 되는 경우 그 목부분이 과도하게 식각 되어 스토리지 노드가 쓰러지는 것을 방지할 수 있고, 비트 라인 콘택 플러그와 비트 라인 사이의 오정렬 마진을 증가시킴으로써 비트 라인과 비트 라인 사이의 스페이스(space)를 증가시킬 수 있으며, 따라서 인접한 비트 라인간의 브리지(bridge)를 방지할 수 있다.
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公开(公告)号：KR1020000000633A
公开(公告)日：2000-01-15
申请号：KR1019980020363
申请日：1998-06-02
Applicant: 삼성전자주식회사
Inventor： 정인권
IPC: H01L27/108
CPC classification number: H01L21/76838 , H01L23/485 , H01L2924/0002 , H01L2924/00
Abstract: PURPOSE: A method for fabricating semiconductor memory device is provided to protect an over necking phenomenon although a storage node is misaligned and to fall down of the storage node. CONSTITUTION: The method for fabricating semiconductor memory device comprises: a step to form an insulation interlayer(102) on a semiconductor substrate(100); a step to form a contact hole(103) inside the insulation interlayer by etching the insulation interlayer until a portion of the semiconductor substrate is exposed; a step to form a contact plug(104) having an upper surface relatively lower than an upper surface of the insulation interlayer wherein the contact plug contacts the semiconductor substrate at a lower portion of the contact hole; a step to form a first conductive layer(105) electrically connected to the contact plug on the insulation interlayer according to a topology of the contact hole; a step to fill up the contact hole with matter layer(106); a step to form a second conductive layer(108) on the first conductive layer including the matter layer; and a step to form a contact electrode by etching the first and the second conductive layers by using a mask for forming the contact electrode
Abstract translation: 目的：提供一种用于制造半导体存储器件的方法，以保护过度颈缩现象，尽管存储节点不对齐并且存储节点掉落。 构成：半导体存储器件的制造方法包括：在半导体衬底（100）上形成绝缘中间层（102）的步骤; 通过蚀刻绝缘中间层直到半导体衬底的一部分露出来在绝缘中间层内形成接触孔（103）的步骤; 形成具有比绝缘中间层的上表面相对低的上表面的接触插塞（104）的步骤，其中接触插塞在接触孔的下部接触半导体衬底; 根据接触孔的拓扑形成形成与绝缘中间层上的接触塞电连接的第一导电层（105）的步骤; 用物质层（106）填充接触孔的步骤; 在包括物质层的第一导电层上形成第二导电层（108）的步骤; 以及通过使用用于形成接触电极的掩模蚀刻第一和第二导电层来形成接触电极的步骤
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公开(公告)号：KR100238220B1
公开(公告)日：2000-01-15
申请号：KR1019960066949
申请日：1996-12-17
Applicant: 삼성전자주식회사
IPC: H01L21/304
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公开(公告)号：KR100224724B1
公开(公告)日：1999-10-15
申请号：KR1019960059185
申请日：1996-11-28
Applicant: 삼성전자주식회사
IPC: H01L21/304
Abstract: 화학기계적 연마 공정에서 연마패드의 표면 상태를 콘디션닝(conditioning)할 수 있는 CMP 장비의 연마패드 콘디션너(conditioner) 및 콘디션닝 방법에 관한 것이다. 이를 위하여 본 발명은, 연마패드의 상부에 구성되고, 상기 연마패드의 반지름에 해당되는 영역을 덮을 수 있는 니켈과 강철의 합금으로 구성된 본체와, 상기 본체에서 상기 연마패드의 표면과 접촉되는 면에 부착되는 다이아몬드 입자의 밀도를 각각 달리함으로써 연마패드의 중앙부와 가장자리부에서 콘디션닝 효과를 다르게 할 수 있는 콘디션닝 수단을 구비하는 것을 특징으로 하는 CMP 장비의 연마패드 콘디션너를 제공한다. 또한 이를 이용한 콘디션닝 방법을 제공한다. 따라서, 연마패드의 표면상태를 일자형으로 유지함으로써, 웨이퍼의 중심부에서 연마율이 떨어지는 문제를 해결할 수 있는 CMP 장비의 연마패드 콘디션너 및 콘디션닝 방법을 구현할 수 있다.
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公开(公告)号：KR100207529B1
公开(公告)日：1999-07-15
申请号：KR1019960059839
申请日：1996-11-29
Applicant: 삼성전자주식회사
IPC: H01L21/304
Abstract: 연마 패드의 침하를 감소시켜 우수한 CMP 균일성을 재현성 있게 얻을 수 있게 하는 CMP 장치의 패드 플래너라이저를 개시한다.
반도체 웨이퍼를 화학 기계적인 방법으로 평탄화하기 위한 화학기계적 연마장치에 있어서,
연마 패드에 일정한 압력을 가하기 위하여 형성된 부채꼴 모양의 플레이트;
상기 부채꼴 플레이트의 가운데에 형성된 웨이퍼와 크기가 같은 구멍; 및
상기 부채꼴 플레이트의 전면에 골고루 힘을 가하기 위하여 3 개 혹은 그 이상의 축을 구비한 것을 특징으로 하는 화학기계적 연마장치의 패드 플래너라이저를 제공한다.
본 발명에 의하면 다수의 웨이퍼 진행에도 불구하고 CMP 패드의 부분적인 침하를 방지하여 패드의 표면을 항상 초기의 상태와 같이 평평하게 유지함으로써 CMP의 우수한 균일성과 재현성을 유지할 수 있다.-
Patent Agency Ranking
公开(公告)号：KR100190079B1
公开(公告)日：1999-06-01
申请号：KR1019960034291
申请日：1996-08-19
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 반도체 소자의 금속 배선 및 그 형성방법에 대해 기재되어 있다. 이는, 반도체 기판 상에 형성된 절연막, 이 절연막 내에 형성된 제 1 홈들과 상기 제 1 홈들을 각각 플러그하는 금속 배선들 및 이 금속 배선들 사이에 상기 절연막 내에 형성된 적어도 하나 이상의 제 2 홈들과 이 제 2 홈들을 플러그하는 금속 더미층들을 구비하는 것을 특징으로 한다. 따라서, 본 발명에 의하면, 다마신 기법으로 금속 배선을 형성할 때 발생하는 침식 현상을 방지할 수 있다.
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公开(公告)号：KR1019990024830A
公开(公告)日：1999-04-06
申请号：KR1019970046200
申请日：1997-09-08
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 본 발명은 층간절연막의 두께를 최소화하고 선택적인 CMP 공정으로 층간절연막의 평탄도 및 균일도를 향상시키는 반도체 장치의 콘택 플러그 형성 방법에 관한 것으로, 반도체 기판 상에 제 1 도전막 패턴이 형성된 제 1 영역과 상기 제 1 도전막 패턴이 형성되지 않은 제 2 영역을 갖는 반도체 기판 상에 상기 제 1 영역과 제 2 영역의 단차가 유지되도록 층간절연막을 형성하는 단계와, 상기 제 1 영역의 층간절연막을 식각 하여 콘택홀을 형성하는 단계와, 상기 콘택홀이 오버필 되도록 상기 층간절연막 상에 제 2 도전막을 형성하는 단계와, 상기 제 1 영역의 층간절연막의 상부 표면이 노출되도록 상기 제 2 도전막을 폴리싱 식각 하는 단계와, 상기 제 2 영역에 잔존하는 제 2 도전막을 마스크로 사용하여 상기 제 1 영역의 층간절연막을 폴리싱 식각 하되, 상 기 제 2 영역의 상기 제 2 도전막 하부의 층간절연막의 상부 표면과 나란하도록 식각 하는 단계와, 상기 제 1 및 제 2 영역의 제 2 도전막을 폴리싱 식각 하되, 상기 제 2 영역의 제 2 도전막이 완전히 제거되도록 하는 식각 단계를 포함한다. 이와 같은 반도체 장치의 제조 방법에 의해서, 하부 도전막 패턴이 형성되지 않는 저단차 영역의 층간절연막의 손실이 거의 없으므로 층간절연막의 형성 두께를 최소화 할 수 있고, 저단차 영역의 초기 층간절연막 평탄화를 위한 더미 금속 배선 형성에 따른 전기적 특성 저하를 방지할 수 있으며, 도전막 및 층간절연막을 선택적으로 식각 하는 다중 CMP 공정을 수행함으로써 층간절연막의 평탄도 및 균일도를 향상시킬 수 있다.
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公开(公告)号：KR1019980048378A
公开(公告)日：1998-09-15
申请号：KR1019960066949
申请日：1996-12-17
Applicant: 삼성전자주식회사
IPC: H01L21/304
Abstract: 반도체소자의 평탄화방법을 개시하고 있다. 이는, 반도체 기판 상의 절연층위에 형성된 금속층을 상기 절연층 일부가 노출될때까지 제1 연마제로 연마하는 제1 연마단계와, 상기 제1 연마제를 희석시킨 제2 연마제를 이용하여 상기 제2 물질층을 상기 제1 물질층이 완전히 노출될때까지 연마하는 제2 연마단계를 구비한다. 본 발명에 따르면, 연마 스톱층이 노출되기 시작하는 시점에서 금속의 연마속도를 감소시킬 수 있도록 희석된 연마제를 사용하여 연마공정을 마무리한다. 따라서, 금속층과 절연층의 연마속도 차에 의해 발생되는 디슁과 침식현상이 개선된다.
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公开(公告)号：KR1019980044102A
公开(公告)日：1998-09-05
申请号：KR1019960062128
申请日：1996-12-05
Applicant: 삼성전자주식회사
Inventor： 정인권
IPC: H01L21/28
Abstract: 본 발명은 반도체 소자의 콘택 플러그 형성 방법을 개시한다.
본 발명의 제 1 실시예는, 배선층이 형성된 반도체 기판 상에 절연 물질을 증착하여 제 1 절연막 및 제 2 절연막을 차례로 형성하는 제 1 단계; 상기 제 2 절연막이 완전히 제거될 때까지 에치백(etch back)하는 제 2 단계; 상기 제 1 절연막 상에 제 3 절연막을 형성하는 제 3 단계; 상기 배선층의 표면이 노출되도록 상기 제 3 절연막/제 1 절연막을 식각하여 콘택 홀을 형성하는 제 4 단계; 상기 단계들로 형성된 결과물의 구조를따라 장벽층을 형성하는 제 5 단계; 상기 장벽층이 형성된 반도체 기판 전면에 저저항 금속, 이를 포함한 화합물 및 다결정 실리콘 중 어느 하나를 증착하여 물질층을 형성하는 제 6 단계; 화학기계적 연마(CMP) 방법을 이용하여 상기 제 3 절연막이 드러날 때까지 상기 물질층과 장벽층을 연마하는 제 7 단계로 이루어진다. 본 발명의 제 2 실시예는, 배선층이 형성된 반도체 기판 상에 절연 물질을 증착하여 제 1 절연막 및 제 2 절연막을 차례로 형성하는 제 1 단계; 상기 제 2 절연막이 완전히 제거될 때까지 에치백(etch back)하는 제 2 단계; 상기 제 1 절연막 상에 제 3 절연막을 형성하는 제 3 단계; 상기 배선층 상부에 존재하는 제 3 절연막의 소정 두께를 제거하여 트렌치(trench)를 형성하는 제 4 단계; 상기 배선층의 표면이 노출되도록 상기 제 3 절연막/제 1 절연막을 식각하여 콘택 홀을 형성하는 제 5 단계; 상기 단계들로 형성된 결과물의 구조를따라 장벽층을 형성하는 제 6 단계; 상기 장벽층이 형성된 반도체 기판 전면에 저저항 금속, 이를 포함한 화합물 및 다결정 실리콘 중 어느 하나를 사용하여 물질층을 형성하는 제 7 단계; 및 화학기계적 연마(CMP) 방법을 이용하여 상기 제 3 절연막이 드러날 때까지 상기 물질층과 장벽층을 연마하는 제 8 단계로 이루어진다. 즉, 화학기계적 연마 대신 에치백 방법으로 절연막을 평탄화하고 2개 이상의 연마판을 구비한 화학기계적 연마 장치를 이용하여 플러그를 형성하기 위한 물질층과 절연막을 연속하여(in-situ) 연마함으로써 공정의 단순화 및 평탄도의 개선을 기할 수 있을 뿐만아니라 배선층 상에 플러그와 또다른 배선층을 동시에 형성할 수 있다는 장점이 있다.-
公开(公告)号：KR1019980040615A
公开(公告)日：1998-08-17
申请号：KR1019960059839
申请日：1996-11-29
Applicant: 삼성전자주식회사
IPC: H01L21/304
Abstract: 연마 패드의 침하를 감소시켜 우수한 CMP 균일성을 재현성 있게 얻을 수 있게 하는 CMP 장치의 패드 플래너라이저를 개시한다.
반도체 웨이퍼를 화학 기계적인 방법으로 평탄화하기 위한 화학기계적 연마장치에 있어서,
연마 패드에 일정한 압력을 가하기 위하여 형성된 부채꼴 모양의 플레이트;
상기 부채꼴 플레이트의 가운데에 형성된 웨이퍼와 크기가 같은 구멍; 및
상기 부채꼴 플레이트의 전면에 골고루 힘을 가하기 위하여 3 개 혹은 그 이상의 축을 구비한 것을 특징으로 하는 화학기계적 연마장치의 패드 플래너라이저를 제공한다.
본 발명에 의하면 다수의 웨이퍼 진행에도 불구하고 CMP 패드의 부분적인 침하를 방지하여 패드의 표면을 항상 초기의 상태와 같이 평평하게 유지함으로써 CMP의 우수한 균일성과 재현성을 유지할 수 있다.
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