公开(公告)号：KR1020080045517A

公开(公告)日：2008-05-23

申请号：KR1020060114728

申请日：2006-11-20

Applicant: 삼성전자주식회사

Inventor： 조우영

IPC: H01L29/78

CPC classification number: H01L27/0886 ,  H01L21/823431 ,  H01L29/42376 ,  H01L29/785

Abstract: A method for controlling current amount using a FinFET, and an automatic designing method are provided to design automatically a semiconductor device using the FinFET by setting up the design components as the number of transistors, and the length of a gate. The height and width of FinFETs and the length of a gate are controlled(410). Wherein, the length of the gate can be controlled by design factors of an automatic designing apparatus. And the height and the width of the fin can be controlled when designing during a process. The number of transistors, which are connected in parallel, are controlled(420). The automatic designing apparatus are driven by converting the height and width of the fin, the length of the gate, and the number of the transistor into design factors(430). The automatic designing process is performed by inputting the length of the gate, and the number of the transistors as variable factors. A current value is regulated by controlling additionally the height and width of the fin when designing in the process.

Abstract translation: 提供一种使用FinFET控制电流量的方法和自动设计方法，以通过将设计部件设置为晶体管的数量和栅极的长度来自动设计使用FinFET的半导体器件。 FinFET的高度和宽度以及栅极的长度被控制（410）。 其中门的长度可以通过自动设计装置的设计因素进行控制。 并且在设计过程中可以控制翅片的高度和宽度。 并联连接的晶体管的数量被控制（420）。 通过将鳍的高度和宽度，栅极的长度和晶体管的数量转换为设计因素来驱动自动设计装置（430）。 通过输入栅极的长度和晶体管的数量作为可变因子来执行自动设计处理。 通过在设计过程中额外控制翅片的高度和宽度来调节当前值。

公开(公告)号：KR1020080040249A

公开(公告)日：2008-05-08

申请号：KR1020060107946

申请日：2006-11-02

Applicant: 삼성전자주식회사

Inventor： 조우영 ,  김두응 ,  강상범

IPC: G11C7/00

CPC classification number: G11C8/14 ,  G11C13/00 ,  G11C13/0023 ,  G11C13/0028 ,  G11C13/0069 ,  G11C2213/79

Abstract: A resistive memory device and a method of writing data on the same are provided to increase integration density of the resistive memory device, by connecting a local source line of one row to cell transistors of another row in common. A resistive memory device comprises word lines(WL1-WLM) of M rows, bit lines(BL1-BLN) of N columns, local source lines(LSL12,LSL34,...LS(M-1)M) of M/2 rows and resistive memory cells of M rows and N columns. Each resistive memory cell comprises a variable resistor element connected to a bit line corresponding to a first electrode and a cell transistor connected to the word line corresponding to a control port. A first port of the cell transistor is connected to a second electrode of the variable resistor element, and a second port of the cell transistor is connected to a local source line corresponding to a second port. A local source line of one row is connected to second ports of cell transistors of another row in common.

Abstract translation: 通过将一行的局部源极线与另一行的单元晶体管相连，来提供电阻式存储器件和在其上写入数据的方法来提高电阻式存储器件的集成密度。 电阻式存储装置包括M行的字线（WL1-WLM），N列的位线（BL1-BLN），M / 2的本地源极线（LSL12，LSL34，... LS（M-1）M） M行和N列的行和电阻存储单元。 每个电阻式存储器单元包括连接到与第一电极对应的位线的可变电阻元件和连接到对应于控制端口的字线的单元晶体管。 单元晶体管的第一端口连接到可变电阻器元件的第二电极，并且单元晶体管的第二端口连接到对应于第二端口的本地源极线。 一行的本地源极线共同连接到另一行的单元晶体管的第二端口。

公开(公告)号：KR100819106B1

公开(公告)日：2008-04-02

申请号：KR1020060094155

申请日：2006-09-27

Applicant: 삼성전자주식회사

Inventor： 노유환 ,  이광진 ,  강상범 ,  조우영

IPC: G11C13/02 ,  G11C7/22

CPC classification number: G11C13/0064 ,  G11C11/5678 ,  G11C13/0004 ,  G11C13/0069 ,  G11C16/3486 ,  G11C2013/0076

Abstract: 본 발명은 상변화 메모리 장치에서의 라이트 동작방법에 관한 것으로, 본 발명에 따른 상변화 메모리 장치에서의 라이트 동작방법은, 라이트 동작을 위해 라이트 대상이 되는 적어도 하나 이상의 메모리셀들을 선택하는 단계와; 라이트 데이터가 적어도 하나 이상의 셋 데이터를 포함하는 경우에 상기 셋데이터가 라이트 될 적어도 하나 이상의 메모리 셀들에 대해서는 제1모드로 라이팅동작을 수행하고, 상기 라이트 데이터가 적어도 하나 이상의 리셋데이터를 포함하는 경우에 상기 리셋데이터가 라이트 될 적어도 하나 이상의 메모리 셀들에 대해서는 상기 제1모드와는 다른 제2모드로 라이팅동작을 수행하는 단계를 구비한다. 본 발명에 따르면, 리드 센싱마진을 넓게 확보할 수 있고, 신뢰성을 향상시키는 효과가 있다.
상변화, 센싱마진, 오버리셋, 피램, PRAM, 검증, 라이트

公开(公告)号：KR100817061B1

公开(公告)日：2008-03-27

申请号：KR1020060093728

申请日：2006-09-26

Applicant: 삼성전자주식회사

Inventor： 조우영 ,  신윤승

IPC: G11C11/15 ,  G11C5/14 ,  G11C7/12

CPC classification number: G11C11/1675 ,  G11C11/1655 ,  G11C11/1659 ,  Y10S977/935

Abstract: An MRAM(Magnetoresistive Random Access Memory) flowing an inhibition current in the same direction as a write current is provided to reduce the area of the magnetoresistive RAM, by enabling magnetic tunnel junction elements to share one write bit line. An MRAM(Magnetoresistive Random Access Memory) comprises a plurality of magnetic tunnel junction elements(MTJ1-MTJ3), a plurality of read bit lines(BLR1-BLR3) and a plurality of write bit lines(BLW1-BLW3). The plurality of read bit lines is connected to the magnetic tunnel junction elements electrically. The plurality of write bit lines is arranged in turn with the read bit lines. When first data is written into a first magnetic tunnel junction element, a first write current is flowed through a first write bit line arranged at one side of a first read bit line connected to the first magnetic tunnel junction element and a first inhibition current in the same direction of the first write current is flowed through a second write bit line arranged at the opposite side to the first read bit line by intervening the first write bit line.

Abstract translation: 通过使磁性隧道结元件共享一个写入位线，提供使与阻止电流在写入电流相同的方向上流动的MRAM（磁阻随机存取存储器）来减小磁阻RAM的面积。 MRAM（磁阻随机存取存储器）包括多个磁隧道结元件（MTJ1-MTJ3），多条读位线（BLR1-BLR3）和多条写位线（BLW1-BLW3）。 多个读位线电连接到磁隧道结元件。 多个写入位线依次被读取位线布置。 当第一数据被写入第一磁性隧道结元件时，第一写入电流流过布置在连接到第一磁性隧道结元件的第一读取位线的一侧的第一写入位线和第一写入位线 通过插入第一写入位线，第一写入电流的相同方向流过布置在与第一读取位线相反的一侧的第二写入位线。

公开(公告)号：KR100809334B1

公开(公告)日：2008-03-05

申请号：KR1020060085253

申请日：2006-09-05

Applicant: 삼성전자주식회사

Inventor： 오형록 ,  조우영 ,  조백형

IPC: G11C13/02 ,  G11C5/14 ,  G11C7/06

CPC classification number: G11C8/10 ,  G11C13/0004 ,  G11C13/004 ,  G11C2013/0054 ,  G11C5/147 ,  G11C7/06 ,  G11C13/0038

Abstract: A phase change random access memory is provided to assure constant margin of set state and reset state for temperature variation, by increasing the intensity of a compensation current or decreasing the intensity of a clamping current according to the variation of external temperature. A memory cell array includes a number of phase change memory cells(70). A data read circuit(10) includes a compensation part(14) and a sense amplifier(18). The compensation part provides a compensation current to a sensing node to compensate for level decrease of the sensing node generated by a current flowing through the selected phase change memory cell and controls the intensity of the compensation current according to the variation of external temperature. The sense amplifier compares the level of the sensing node with a reference level.

Abstract translation: 提供相变随机存取存储器，以通过根据外部温度的变化增加补偿电流的强度或减小钳位电流的强度来确保设定状态和温度变化的复位状态的恒定裕度。 存储单元阵列包括多个相变存储单元（70）。 数据读取电路（10）包括补偿部分（14）和读出放大器（18）。 补偿部分向感测节点提供补偿电流，以补偿由流过所选相变存储器单元的电流产生的感测节点的电平降低，并根据外部温度的变化来控制补偿电流的强度。 感测放大器将感测节点的电平与参考电平进行比较。

公开(公告)号：KR100781550B1

公开(公告)日：2007-12-03

申请号：KR1020060110059

申请日：2006-11-08

Applicant: 삼성전자주식회사

Inventor： 김혜진 ,  이광진 ,  김두응 ,  조우영 ,  최창한 ,  임기원

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: G11C8/06 ,  G11C8/10 ,  G11C13/0004 ,  G11C13/0064 ,  G11C13/0069 ,  G11C29/12005 ,  G11C29/50 ,  G11C2013/0083 ,  G11C2013/0092 ,  H01L45/06

Abstract: A phase-change memory device and its firing method are provided to improve a stable firing operation by using a write circuit for supplying a write pulse and a firing pulse without employing an additional circuit block. A phase-change memory device is comprised of an address buffer(128), a low decoder(124), a column decoder(126), a memory cell array(110), and a write circuit(130). The memory cell array includes a plurality of phase-change memory cells. The write circuit supplies a write pulse for writing write date on the phase-change memory cell in response to a first voltage from the external at normal operation mode, and a firing pulse for firing the phase-change memory cell in response to a second voltage from the external at test mode. The first voltage is a source voltage and the second voltage is an external boosted voltage having a voltage level higher than that of the first voltage.

Abstract translation: 提供了相变存储器件及其烧制方法，以通过使用用于提供写入脉冲和点火脉冲的写入电路而不使用附加电路块来改善稳定的点火操作。 相变存储器件包括地址缓冲器（128），低解码器（124），列解码器（126），存储单元阵列（110）和写电路（130）。 存储单元阵列包括多个相变存储单元。 写入电路响应于来自外部的正常操作模式的第一电压而在相变存储单元上提供用于写入写入日期的写入脉冲，以及用于响应于第二电压触发相变存储器单元的触发脉冲 从外部在测试模式。 第一电压是源电压，第二电压是具有比第一电压高的电压电平的外部升压电压。

公开(公告)号：KR100764738B1

公开(公告)日：2007-10-09

申请号：KR1020060031494

申请日：2006-04-06

Applicant: 삼성전자주식회사

Inventor： 조우영 ,  이광진 ,  김혜진

IPC: G11C13/02

CPC classification number: G11C8/10 ,  G11C13/0004 ,  G11C13/0064 ,  G11C13/0069 ,  G11C2013/0076 ,  G11C2013/0078 ,  G11C7/06 ,  G11C7/1051 ,  G11C7/1078

Abstract: A phase change memory device with improved reliability, a write method thereof, and a system including the same are provided to improve read margin of the phase change memory device, by making reset and set state distributions narrow by performing a write operation as to memory cells selectively in order to be included in the desired set/reset state distribution through a verify read operation. According to a write method of a phase change memory device, write data to be written in selected memory cells is inputted. Data is read out from the selected memory cells, under the state that a verify current with the intensity determined differently according to the write data is supplied to the selected memory cells. The selected memory cells are written by the write data(B150) according as the read-out data coincides with the write data(B120).

Abstract translation: 提供了具有可靠性提高的相变存储器件及其写入方法以及包括该相位变换存储器件的系统，通过对存储器单元执行写操作来使复位和设置状态分布变窄，从而提高了相变存储器件的读取余量 选择性地通过验证读取操作被包括在所需的设置/复位状态分布中。 根据相变存储器件的写入方法，输入写入所选存储单元的写数据。 在所选择的存储器单元提供具有根据写数据不同地确定的强度的验证电流的状态下从所选存储单元读出数据。 根据读出的数据与写入数据（B120）一致，由写入数据（B150）写入选择的存储单元。

公开(公告)号：KR100744114B1

公开(公告)日：2007-08-01

申请号：KR1020050039721

申请日：2005-05-12

Applicant: 삼성전자주식회사

Inventor： 조백형 ,  서종수 ,  김두응 ,  조우영

IPC: G11C13/02

CPC classification number: G11C8/08 ,  G11C13/0004 ,  G11C13/0028 ,  G11C2213/72

Abstract: 상변화 메모리 장치 및 그 워드라인 구동 방법에 개시된다. 본 발명의 실시예에 따른 상 변화 메모리 장치의 워드라인 구동 방법은 정상동작 시 비 선택된 워드 라인을 제 1전압 레벨로 유지하고 선택된 워드 라인을 제2전압 레벨로 유지하며, 대기 동작 시 모든 워드 라인을 플로우팅 상태로 유지하는 단계를 구비한다. 워드라인 구동방법은 정상 동작 시 선택된 비트 라인을 상기 제1전압 레벨로 유지하고 비 선택된 비트 라인을 제2전압 레벨로 유지하며, 대기 동작 시 모든 비트 라인을 상기 제2전압 레벨로 유지하는 단계를 더 구비한다. 본 발명에 따른 상변화 메모리 장치 및 워드라인 구동방법은 대기 동작 모드나 정상 동작 모드와 같이 동작 모드에 따라 워드라인 및 비트라인의 전압레벨을 제어함으로써 누설 전류(Leakage Current)를 줄이고 불필요한 전력 소모(Power Consumption)를 줄이는 장점이 있다.

公开(公告)号：KR1020060117019A

公开(公告)日：2006-11-16

申请号：KR1020050039721

申请日：2005-05-12

Applicant: 삼성전자주식회사

Inventor： 조백형 ,  서종수 ,  김두응 ,  조우영

IPC: G11C13/02

CPC classification number: G11C8/08 ,  G11C13/0004 ,  G11C13/0028 ,  G11C2213/72 ,  G11C5/063

Abstract: A phase change memory device and a word line driving method thereof are provided to reduce a leakage current and unnecessary power consumption, by controlling the voltage level of a word line and a bit line according to the operation mode. According to a word line driving method of a phase change memory device, an unselected word line is maintained at a first voltage level and a selected word line is maintained at a second voltage level during the normal operation, and all word lines are maintained in a floating state during a standby operation. A selected bit line is maintained at the first voltage level and an unselected bit line is maintained at the second voltage level during the normal operation, and all bit lines are maintained at the second voltage level during the standby operation.

Abstract translation: 提供了一种相变存储器件及其字线驱动方法，通过根据操作模式控制字线和位线的电压来减少泄漏电流和不必要的功耗。 根据相变存储器件的字线驱动方法，将未选字线维持在第一电压电平，并且在正常操作期间将所选择的字线保持在第二电压电平，并将所有字线保持在 在待机操作期间的浮动状态。 选择的位线保持在第一电压电平，并且在正常操作期间将未选位线保持在第二电压电平，并且在待机操作期间所有位线都保持在第二电压电平。

公开(公告)号：KR100618824B1

公开(公告)日：2006-08-31

申请号：KR1020040032501

申请日：2004-05-08

Applicant: 삼성전자주식회사

Inventor： 최병길 ,  곽충근 ,  조우영

IPC: G11C15/00

CPC classification number: G11C13/0069 ,  G11C7/04 ,  G11C7/1078 ,  G11C7/1096 ,  G11C13/0004 ,  G11C2013/0078

Abstract: 상 변화 메모리 장치의 전류 펄스 폭을 제어하는 구동 회로 및 프로그래밍 방법이 개시된다. 본 발명의 실시예에 따른 구동 회로는 인가되는 전류 펄스에 응답하여 리셋 상태 또는 셋 상태로 상태가 변화되는 상 변화 물질을 구비하는 상 변화 메모리 장치의 구동 회로에 관한 것이다. 구동 회로는 기입 드라이버 및 온도 보상부를 구비한다. 기입 드라이버는 데이터를 수신하고 셋 펄스 또는 리셋 펄스에 응답하여 상기 상 변화 물질의 상태를 제어하는 셋 전류 또는 리셋 전류를 발생한다. 온도 보상부는 기입 활성 신호, 데이터 펄스 및 제어 신호에 응답하여 외부 온도 변화에 따라 상기 셋 펄스 또는 리셋 펄스의 펄스 폭을 제어한다. 상기 온도 보상부는 외부 온도가 증가되어도 상기 셋 펄스 또는 리셋 펄스의 펄스 폭을 일정하게 유지시킨다. 상기 구동 회로는 상기 제어 신호를 발생하는 온도 검출부를 더 구비한다. 본 발명에 따른 상 변화 메모리 장치의 구동 회로 및 프로그래밍 방법은 외부 온도가 증가되어도 셋 펄스 또는 리셋 펄스의 펄스 폭을 일정하게 유지하거나 또는 짧게 함으로써 안정적인 센싱 동작을 수행할 수 있고 또한 소비 전류를 줄일 수 있는 장점이 있다.