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公开(公告)号：KR1020120082106A
公开(公告)日：2012-07-23
申请号：KR1020110003401
申请日：2011-01-13
Applicant: 삼성전자주식회사
IPC: H03L7/085
CPC classification number: H03L7/113 , H03L7/085 , H03L7/1077
Abstract: PURPOSE: A digital phase frequency detector, a digital phase locked loop including the same, and a method of detecting a digital phase frequency are provided to efficiently control a feedback gain of a digital phase locked loop by generating a high gain signal. CONSTITUTION: A digital phase frequency detector(100) comprises a detection unit(110), a phase comparison unit(120), and a reset unit(130). The detection unit generates a reference edge signal and a feedback edge signal by detecting edges of the feedback input signal and the reference signal. The phase comparison unit generates a first phase comparison signal and a second phase comparison signal based on the reference edge signal and the feedback edge signal. The reset unit generates a reset signal initializing the detection unit based on the reference edge signal and the feedback edge signal.
Abstract translation: 目的：提供数字相位频率检测器，包括该数字相位锁相环的数字锁相环和检测数字相位频率的方法，以通过产生高增益信号来有效地控制数字锁相环的反馈增益。 构成：数字相位频率检测器（100）包括检测单元（110），相位比较单元（120）和复位单元（130）。 检测单元通过检测反馈输入信号和参考信号的边沿产生参考边缘信号和反馈边缘信号。 相位比较单元基于参考边缘信号和反馈边缘信号产生第一相位比较信号和第二相位比较信号。 复位单元产生基于参考边沿信号和反馈边沿信号初始化检测单元的复位信号。
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公开(公告)号：KR1020080037775A
公开(公告)日：2008-05-02
申请号：KR1020060104830
申请日：2006-10-27
Applicant: 삼성전자주식회사
Inventor： 박재진
IPC: H03L7/093
CPC classification number: H03L7/093 , H03L7/0896 , H03L7/183
Abstract: A phase locked loop without a charge pump and an integrated circuit having the same are provided to obtain a control voltage with a wide input range by generating the control voltage based on an amount of charged or discharged charge according to first and second controlled signals outputted from a phase frequency detector. A phase locked loop without a charge pump comprises a phase frequency detector and a loop filter(220). The loop filter includes a pull-up resistor(330), a pull-down resistor(340), and a capacitance unit(360). The pull-down resistor is connected with the pull-up resistor in series, and the capacitance unit is connected with a coupling node(350) between the pull-up resistor and the pull-down resistor. When a first control signal is inputted from the phase frequency detector, a first reference voltage is inputted to the loop filter for charging the capacitance unit through a path formed between the pull-up resistor and the capacitance unit. When a second control signal is inputted from the phase frequency detector, a second reference voltage lower than the first reference voltage is inputted to the loop filter for discharging the capacitance unit through a path between the pull-down resistor and the capacitance unit. The loop filter generates a control voltage based on the charged or discharged capacitance unit and outputs the control voltage.
Abstract translation: 提供没有电荷泵的锁相环和具有该电路的集成电路，以通过根据从第一和第二控制信号输出的充电或放电电荷的量产生控制电压来获得宽输入范围的控制电压 相位检波器。 没有电荷泵的锁相环包括相位频率检测器和环路滤波器（220）。 环路滤波器包括上拉电阻（330），下拉电阻（340）和电容单元（360）。 下拉电阻与上拉电阻串联连接，电容单元与上拉电阻和下拉电阻之间的耦合节点（350）连接。 当从相位频率检测器输入第一控制信号时，第一参考电压被输入到环路滤波器，用于通过形成在上拉电阻和电容单元之间的路径对电容单元进行充电。 当从相位频率检测器输入第二控制信号时，低于第一参考电压的第二参考电压被输入到环路滤波器，用于通过下拉电阻和电容单元之间的路径对电容单元进行放电。 环路滤波器基于充电或放电电容单元产生控制电压并输出控制电压。
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公开(公告)号：KR1019990066312A
公开(公告)日：1999-08-16
申请号：KR1019980002145
申请日：1998-01-23
Applicant: 삼성전자주식회사
IPC: G11C5/14
Abstract: 본 발명은 정전류원 기준 회로에 관한 것으로서, 더 구체적으로는 전력 소모를 줄일 수 있는 정전류원 기준 회로에 관한 것으로서, 전류를 공급하기 위한 전류 복사 회로와; 상기 전류를 공급받아 일정양의 전류를 공급하기 위한 정전류원과; 상기 전류 복사 회로로부터 전류를 공급받아 이를 증폭하기 위한 증폭 회로와; 상기 증폭 회로의 출력을 인가받아 접지로의 채널을 형성하는 전달 회로와; 상기 전달 회로로 일정양의 전류를 공급하기 위한 전류원을 포함한다.
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公开(公告)号：KR100207552B1
公开(公告)日：1999-08-02
申请号：KR1019960034758
申请日：1996-08-21
Applicant: 삼성전자주식회사
IPC: H03L7/00
Abstract: 위상과 주파수를 단시간에 동기시킬 수 있는 주파수-전류 변환기를 사용한 위상 동기 루프 회로를 개시한다.
위상을 비교/검출하는 주파수-위상 검출기와 입력되는 주파수를 전류로 변환하여 전하 펌프에 공급하는 주파수-전류 변환기와 제어 전압을 조정할 수 있는 전하 펌프와 전압 제어 발진기에 안정된 전압을 공급하는 루프 필터와 상기 루프 필터로부터 안정된 전압을 제공받아 제어 전압에 상응하여 발진 주파수가 변화하는 전압 제어 발진기로 구성된다.
본 발명에 따른 주파수-전류 변환기를 사용한 위상 동기 루프 회로는 주파수-전류 변환기(302)를 사용하여 전하 펌프를 강제 동작시킴으로써 회로가 초기 상태에 있을 때 동기 시간(주파수 도입 시간:Pull in time)을 줄일수가 있고 주파수-전류 변환기와 주파수-전압 변환기를 병용함으로써 전소자의 개별 특성을 향상시켜 고속의 동작 효과를 제공한다.-
公开(公告)号：KR1019990003108A
公开(公告)日：1999-01-15
申请号：KR1019970026910
申请日：1997-06-24
Applicant: 삼성전자주식회사
IPC: H03K3/00
Abstract: 본 발명은 아날로그 디지탈 변환기에 관한 것으로서, 더 구체적으로는 노이즈를 줄이기 위한 아날로그 디지탈 변환기에 관한 것으로서, 외부로부터 아날로그 신호들을 인가받아 이를 소정레벨로 증폭하는 전치 증폭기와; 상기 전치 증폭기로부터 증폭된 신호를 인가받는 제 1 입력 단자 및 제 2 입력 단자와; 클럭 신호를 인가받아 상기 제 1 입력 단자와 제 2 입력 단자에 전달된 신호를 저장하고, 반전 클럭 신호를 인가받아 상기 신호를 저장하는 동안 제 1 입력 단자 및 제 2 입력 단자의 접속이 차단되어 디지털 신호를 출력하는 래치 수단을 포함한다. 이와 같은 장치에 의하면 노이즈의 영향을 줄일 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1019980082915A
公开(公告)日：1998-12-05
申请号：KR1019970018021
申请日：1997-05-09
Applicant: 삼성전자주식회사
IPC: H03M1/10
Abstract: 본 발명은 앰프의 오프셋을 제거하기 위해 오프셋의 발생 정도를 체크하는 오프셋 평가 회로 및 그의 방법에 관한 것으로, 제 1 저항 및 제 2 저항을 포함하여 복수의 저항이 직렬연결된 저항 라인과, 상기 제 1 저항의 일단에 비반전 단자가 연결되고, 제 1 저항과 제 2 저항의 연결 노드에 반전 단자가 연결된 제 1 앰프와, 상기 제 1 저항과 제 2 저항의 연결 노드에 비반전 단자 및 반전 단자가 연결된 제 2 앰프와, 상기 제 1 저항과 제 2 저항의 연결 노드에 반전 단자가 연결되고, 상기 제 2 저항의 일단에 비반전 단자가 연결된 제 3 앰프와, 상기 제 1 앰프와 상기 제 2 앰프의 출력단 사이 및 상기 제 2 앰프와 상기 제 3 앰프의 출력단 사이에 각각 연결되어 상기 제 2 앰프의 복수의 오프셋이 출력되도록 하는 수단을 포함한다. 이와 같은 장치 및 방법에 의해서, 각 앰프의 오프셋 발생 정도를 평가할 수 있고, 고속 신호 처리 회로에 적합한 오프셋 제거를 가능하게 할 수 있다.
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公开(公告)号：KR1019980027526A
公开(公告)日：1998-07-15
申请号：KR1019960046325
申请日：1996-10-16
Applicant: 삼성전자주식회사
Inventor： 박재진
IPC: H03J3/00
Abstract: 튜닝의 정확도를 높이고 주파수 특성을 개선한 전달 컨덕턴스 튜닝회로를 공개한다. 그 회로는 제1 및 제2기준 전압을 발생하는 기준 전압 발생부; 상기 제1 및 제2기준전압에 따라 각각 기준 전달 컨덕턱스값을 결정하고, 튜닝 전압에 따라 상기 기준 전달 컨덕턴스값을 각각 변경하여 제1 및 제2출력신호를 발생하는 전달 컨덕턴스 조절부; 상기 전달 컨덕턴스 조절부의 상기 제1 및 제2출력신호를 소정 시정수로 충방전하고, 충방전에 따라 발생된 전압을 각각 상보적인 포지티브 및 네가티브 출력전압으로서 출력하는 적분기; 상기 적분기의 포지티브 및 네가티브 출력전압을 각각 상기 제1 및 제2기준전압을 감산하고, 그 감산 결과를 제1 및 제2감산전압으로서 출력하는 감산부; 상기 감산부의 제1 및 제2감산전압의 차전압을 소정 증폭율로 증폭하는 증폭부; 상기 증폭부의 출력을 샘플링하기 위한 제1캐패시터; 및 상기 캐패시터의 출력을 레벨 시프팅하고, 저역 통과 필터링하는 레벨 시프트 및 저역통과필터를 구비한 것을 특징으로 한다.
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公开(公告)号：KR1019970076877A
公开(公告)日：1997-12-12
申请号：KR1019960018192
申请日：1996-05-28
Applicant: 삼성전자주식회사
Inventor： 박재진
IPC: G11C27/02
Abstract: 본 발명의 샘플앤홀드 회로에 관한 것으로서, 특히 저전압 샘플앤홀드 회로에 관한 것이다.
본 발명에 따른 샘플앤홀드 회로는 두 개의 NMOS TR(22,24)를 직렬로 접속하고 NMOS TR(22)의 게이트에는 샘플링하고자 하는 아날로그신호를 입력시키고 다른 한 개의 NMOS TR(24)의 게이트에는 새츄레이션되는 전압을 인가하여 소스팔로우어로 구성하고, 각 NMOS(22, 24) 게이트에는 클락스위치를 접속하여 클락이 제1레벨일 경우에 상기 소스팔로우어를 차단하고 제1레벨과 상보되는 레벨일 경우에는 상기 아날로그신호의 전압을 캐패시터에 충전시켜 샘플링하고 출력단에 MOS(50)의 양단을 단락시켜 접속하고 게이트에는 클락신호를 인가하여 소스팔로우어 출력단의 온, 오프시에 발생하는 노이즈를 방지한다.
본 발명에 따른 저전압 샘플앤홀드 회로는 1볼트 정도의 저전압의 아날로그신호를 NMOS TR로 구성된 소스팔로우어로 출력하고 노이즈를 감소시켜 안정적인 샘플앤홀드 기능을 수행한다.-
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公开(公告)号：KR1019970031370A
公开(公告)日：1997-06-26
申请号：KR1019950040093
申请日：1995-11-07
Applicant: 삼성전자주식회사
IPC: H03M3/02
Abstract: 이 발명은 시그마-델타 변조를 이용한 고차 잡음 정형 변조기에 관한 것으로, 디지탈 신호를 입력받아 시그마-델타 변조에 의해 잡음을 정형하여 출력하는 제1변조부(60)와, 상기 제1변조부(60)에서 출력되는 신호에서 잡음성분을 추출하여 출력하는 뺄셈기(70)와, 상기 뺄셈기(70)로부터 출력되는 잡음 성분 신호를 입력받아 시그마-델타 변조에 의한 잡음 정형하고 양자화 잡음을 제거하는 양자화 잡음 제거부(80)와, 상기 제1변조부(60)로부터 출력되는 신호와 양자화 잡음 제거부(80)로부터 출력되는 신호를 입력받아 더하여 출력하는 덧셈기(90)로 이루어져 있으며, 디지탈 신호를 아날로그 신호로 변환시키거나, 반대로 아날로그 신호를 디지탈 신호로 변환시키는 경우에 발생하는 잡음을 제거하는 데에 있어서, 잡음 정형 구조를 다단계로 구성함으로써, 최 종 출력의 비트수를 줄이고, 후단의 필터링 차수를 감소시켜 고차 구조로의 확장이 가능하며, 회로의 크기를 줄일 수 있는 시그마-델타 변조를 이용한 고차 잡음 정형 변조기에 관한 것이다.
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