公开(公告)号：KR1020090066661A

公开(公告)日：2009-06-24

申请号：KR1020070134312

申请日：2007-12-20

Applicant: 연세대학교 산학협력단

Inventor： 조만호 ,  정권범 ,  오언석 ,  고대홍

IPC: H01L21/316 ,  H01L21/205

CPC classification number: H01L21/02181 ,  H01L21/02142 ,  H01L21/02164 ,  H01L21/28556 ,  H01L21/324

Abstract: A method for manufacturing a hafnium silicate thin film is provided to control interfacial stress by controlling a thickness of a thin film in a thin film deposition process within a predetermined range. A deposition process is performed to deposit HfO2 and SiO2 on an upper surface of a semiconductor substrate by using a chemical vapor deposition method. The semiconductor substrate is made of silicon or silicon oxide. A hafnium silicate thin film has a thickness of 1nm to 4nm. A thin film forming process is performed to form the hafnium silicate thin film on the semiconductor substrate. A thermal process is performed to process the semiconductor substrate including the thin film in inert gas atmosphere at temperature of 600 to 900 degrees centigrade.

Abstract translation: 提供一种制造硅酸铪薄膜的方法，通过在预定范围内的薄膜沉积工艺中控制薄膜的厚度来控制界面应力。 通过使用化学气相沉积方法，在半导体衬底的上表面上淀积HfO 2和SiO 2，进行沉积工艺。 半导体衬底由硅或氧化硅制成。 硅酸铪薄膜的厚度为1nm〜4nm。 进行薄膜形成工艺以在半导体衬底上形成硅酸铪薄膜。 进行热处理以在600-900℃的温度下处理包括薄膜在内的惰性气体气氛中的半导体衬底。

公开(公告)号：KR102094540B1

公开(公告)日：2020-03-27

申请号：KR1020180011891

申请日：2018-01-31

Applicant: 연세대학교 산학협력단 ,  한경대학교 산학협력단

Inventor： 오훈정 ,  고대홍 ,  류화연 ,  송창훈 ,  신현수 ,  백승재 ,  조원기

IPC: H01L21/02 ,  H01L21/67 ,  C23C16/455

公开(公告)号：KR101727538B1

公开(公告)日：2017-04-18

申请号：KR1020150117594

申请日：2015-08-21

Applicant: 연세대학교 산학협력단

Inventor： 손현철 ,  고대홍 ,  김영모

IPC: H01L29/73 ,  H01L29/739 ,  H01L21/027 ,  H01L21/268

Abstract: 본발명에따라서기판을제공하는단계와; 상기기판상에하부도핑층을형성하는단계와; 상기하부도핑층의불순물의확산이일어나지않도록저온공정을통해상기하부도핑층상에절연막을형성하는단계와; 상기절연막을포토레지스트를이용하여소정의패턴으로식각하여트렌치를형성하는단계와; 상기트렌치내에채널을형성하고, 하부도핑층의불순물의채널로의확산을방지할수 있는저온공정을통해상기채널상에상부도핑층을형성하는단계와; 하부도핑층의불순물의채널로의확산을방지하면서상기상부도핑층을활성화하기위하여, 상기상부도핑층상에엑시머레이저를조사하는단계를포함하는것을특징으로하는수직형터널전계효과트랜지스터제조방법이제공된다.

公开(公告)号：KR101623462B1

公开(公告)日：2016-05-24

申请号：KR1020140043396

申请日：2014-04-11

Applicant: 연세대학교 산학협력단

Inventor： 오훈정 ,  고대홍 ,  이인근 ,  변대섭 ,  구상모 ,  장현철 ,  이환

IPC: H01L21/335 ,  H01L29/78 ,  H01L21/316 ,  H01L21/3065

Abstract: 본발명에따라서기판상에고유전율금속산화막을형성하는단계와; 상기금속산화막에대하여플라즈마가스를이용하여건식세정하는단계로서, 상기건식세정단계는질소, 수소및 불소를포함하는반응가스에플라즈마가스를적용하여활성화된불소(F)를형성하고, 이활성화된불소가상기금속산화막을통해확산하여상기기판과금속산화막사이에형성되는계면산화막과반응하도록하는것인, 상기건식세정단계와; 상기금속산화막상에게이트전극막을형성하는단계와; 상기금속산화막과게이트전극막을식각하여게이트영역을형성하는단계와; 소스/드레인을형성하는단계와; 층간절연막을형성하는단계와; 상기층간절연막에컨택트홀을형성하고통전물질을증착하여컨택트를형성하는단계와; 상기컨택트를비롯한층간절연막상에금속막을형성하고패터닝하여금속배선을형성하는단계를포함하고, 상기계면산화막의두께는상기건식세정공정을수행하지않은경우의계면산화막의두께보다작은것을특징으로하는반도체소자제조방법이제공된다.

公开(公告)号：KR101603511B1

公开(公告)日：2016-03-16

申请号：KR1020140070787

申请日：2014-06-11

Applicant: 연세대학교 산학협력단

Inventor： 손현철 ,  고대홍 ,  나희도 ,  오진호

IPC: H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L21/31

Abstract: 본발명에따라서수직형채널구조의반도체메모리소자를제조하는방법이제공된다. 상기방법은기판을제공하는단계와; 상기기판에소정의물질을도핑하여, 하부게이트영역을형성하는단계와; 복수의절연막/게이트막을번갈아형성하는단계로서, 최하층과최상층은절연막으로구성하는것인, 상기복수의절연막/게이트막을형성하는단계와; 상기절연막/게이트막을패터닝처리하여, 배선접속용제1 관통홀과소자형성용의제2 관통홀을형성하는단계로서, 상기하부게이트영역의일부가노출되도록상기관통홀을형성하는단계와; 상기관통홀의측벽및 바닥벽을따라고유전물질의메모리절연막을형성하는단계와; 습식식각을이용하여, 상기제1 관통홀의바닥벽에형성된상기메모리절연막을부분제거하여, 상기하부게이트영역과의접촉영역을형성하는단계와; 상기메모리절연막과제1 및제2 관통홀을덮는재료를형성하고, 이를식각하여, 채널층을형성하는단계와; 상기제1 관통홀에형성된채널층을식각하여, 상기접촉영역을노출시키는단계와; 상기관통홀을메우도록그리고상기채널층및 메모리절연막을덮도록절연막을형성하는단계와; 상기절연막을식각하여, 상기제1 관통홀및 제2 관통홀에형성된절연막을관통하는전극형성용제3 관통홀을형성하는단계로서, 제1 관통홀중의접촉영역및 제2 관통홀중의채널층이노출되도록상기제3 관통홀을형성하는단계와; 상기제3 관통홀을통해도핑처리를수행하는단계와; 상기제3 관통홀을금속으로채워금속전극을형성하는단계를포함하는것을특징으로한다.

公开(公告)号：KR1020160012266A

公开(公告)日：2016-02-03

申请号：KR1020140093036

申请日：2014-07-23

Applicant: 연세대학교 산학협력단

Inventor： 고대홍 ,  김병주

IPC: H01L21/8238 ,  H01L21/20 ,  H01L21/31

CPC classification number: H01L21/823807 ,  H01L21/02639

Abstract: 본발명의한 가지양태에따라서, Si 기판상에 SiGe조성의응력인가층을형성하는단계; 상기응력인가층상에활성영역을형성하는단계; 상기활성영역에각각 Si 에피층과 Ge 에피층을형성하는단계; 상기 Si 에피층과 Ge 에피층상에유전막을형성하는단계; 상기유전막상에게이트전극을형성하는단계; 상기게이트전극형성후, 각각의활성영역에소스전극과드레인전극을형성하여, nMOS와 pMOS 소자를형성하는단계를포함하고, 상기응력인가층으로인하여상기 Si 에피층과 Ge 에피층에는각각인장응력과압축응력이인가되어, 전자와정공의이동도를증대시키는것을특징으로하는 CMOS 소자제조방법이제공된다.

Abstract translation: 根据本发明的一个方面，一种用于制造CMOS器件的方法包括以下步骤：在Si衬底上形成Si_（1-x）Ge_x组分的应力施加层; 在应力施加层上形成有源区; 在所述有源区上形成Si外延层和Ge外延层; 在Si外延层和Ge外延层上形成电介质膜; 在电介质膜上形成栅电极; 以及通过在形成栅电极之后在每个有源区上形成源电极和漏极形成nMOS器件和pMOS器件。 拉伸应力和压应力通过应力施加层施加到Si外延层和Ge外延层，因此电子和空穴的迁移率增加。

公开(公告)号：KR1020160004439A

公开(公告)日：2016-01-13

申请号：KR1020140082431

申请日：2014-07-02

Applicant: 연세대학교 산학협력단

Inventor： 손현철 ,  고대홍 ,  오진호 ,  나희도

IPC: H01L29/792 ,  H01L21/8247 ,  H01L27/115

CPC classification number: H01L29/792 ,  H01L21/8248 ,  H01L27/115 ,  H01L29/772

Abstract: 본발명에따라서, 소스/드레인전극이형성된기판상에형성된터널링절연막과, 상기터널절연막상에형성된전하저장막과; 상기전하저장막상에형성된블로킹절연막과; 상기블로킹절연막상에형성된금속게이트전극층을포함하는전하트랩형플래시메모리소자의동작방법이제공되는데, 상기메모리소자의쓰기동작전에, 상기금속게이트전극층에음의전압을인가하여, 상기기판으로부터전하저장막으로정공을주입하는단계를포함하는것을특징으로한다.

Abstract translation: 根据本发明，提供了一种操作电荷阱型闪存器件的方法，该器件包括形成在具有源极/漏极的衬底上的隧道绝缘层，形成在隧道绝缘层上的电荷存储层; 形成在电荷存储层上的阻挡绝缘层; 以及形成在所述阻挡绝缘层上的金属栅极电极层。 本发明包括通过在存储器件的写入操作之前向金属栅电极施加负电压而将空穴从衬底注入电荷存储层的步骤。

公开(公告)号：KR101469711B1

公开(公告)日：2014-12-05

申请号：KR1020130054267

申请日：2013-05-14

Applicant: 연세대학교 산학협력단

Inventor： 손현철 ,  고대홍 ,  이규민 ,  김종기

IPC: H01L21/8247 ,  H01L27/115

Abstract: 본발명에따라서기판상에금속막과절연막을형성하는단계와; 에칭을이용하여컨택트홀을패터닝하여, 상기기판표면까지노출시키는단계와; 상기컨택트홀, 기판표면및 절연막전체에걸쳐저항변화산화막을형성하는단계와; 상기저항변화산화막상에상부전극을형성하는단계를포함하고, 상기에칭단계에서, 상기저항변화산화막에위치에따라필라멘트타입의전기적통로가불규칙하게나타나도록상기컨택트홀을비원형의형태로형성하는것을특징으로하는 3차원적층구조의저항변화메모리소자제조방법이제공된다.

公开(公告)号：KR101416243B1

公开(公告)日：2014-07-09

申请号：KR1020130024780

申请日：2013-03-08

Applicant: 연세대학교 산학협력단

Inventor： 손현철 ,  고대홍 ,  김종기

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L45/04 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/146

Abstract: The present invention comprises a lower electrode formed on a substrate; a metal oxide layer formed on the lower electrode and has resistance switching features; and an upper electrode formed on the metal oxide layer. The metal oxide layer comprises a plurality of layers having different bandgap energies. The lowest layer which is adjacent to the lower electrode layer and the highest layer which is adjacent to the upper electrode are formed with the same kinds of oxide film having a bandgap energy smaller than the bandgap energy of the layer of a center unit formed between the lowest layer and the highest layer. The layer of the center unit is formed with the oxide film having the strongest bandgap energy among the plurality of layers. Provided is a complementary resistance switching memory device without a diode or a selective device.

Abstract translation: 本发明包括形成在基板上的下电极; 形成在下电极上并具有电阻切换特征的金属氧化物层; 以及形成在所述金属氧化物层上的上电极。 金属氧化物层包括具有不同带隙能量的多个层。 与下电极层相邻的最低层和与上电极相邻的最高层形成有相同种类的氧化膜，其具有的能隙小于形成在上电极之间的中心单元的层的带隙能量 最低层和最高层。 中心单元的层由多层之间具有最强带隙能的氧化膜形成。 提供了没有二极管或选择性器件的互补电阻切换存储器件。

公开(公告)号：KR1020120136514A

公开(公告)日：2012-12-20

申请号：KR1020110055497

申请日：2011-06-09

Applicant: 연세대학교 산학협력단

Inventor： 손현철 ,  고대홍 ,  오진호 ,  김종기 ,  나희도

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L21/28273 ,  H01L21/28282 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/788 ,  H01L29/792

Abstract: PURPOSE: A flash memory including a high dielectric tunnel insulating film having few defects and a manufacturing method thereof are provided to prevent electrons from being accumulated in the tunnel insulating film by nitrifying the insulating film to prevent the detects. CONSTITUTION: A first tunnel insulating film(20) is formed on a substrate(10). A second tunnel insulating film(30) is formed on the first tunnel insulating film. The second tunnel insulating film is nitrified. An electron accumulation layer is formed on the second tunnel insulating film. A blocking insulating film is formed on the electron accumulation layer. A gate electrode layer is formed on the blocking insulating film.

Abstract translation: 目的：提供一种具有缺陷少的高介电隧道绝缘膜及其制造方法的闪速存储器，以通过硝化绝缘膜来防止电子积聚在隧道绝缘膜中，从而防止检测。 构成：在衬底（10）上形成第一隧道绝缘膜（20）。 在第一隧道绝缘膜上形成第二隧道绝缘膜（30）。 第二隧道绝缘膜被硝化。 在第二隧道绝缘膜上形成电子蓄积层。 在电子积累层上形成阻挡绝缘膜。 在阻挡绝缘膜上形成栅极电极层。