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公开(公告)号：KR100552668B1
公开(公告)日：2006-02-20
申请号：KR1020010084155
申请日：2001-12-24
Applicant: 한국전자통신연구원
IPC: G06F17/50
Abstract: 본 발명에서는 ARM/AMBA기반의 목적 원판에 하드웨어 모듈과 소프트웨어 모듈의 인터페이스를 위한 소프트웨어 디바이스 드라이버와 하드웨어 인터페이스 회로를 자동 생성하는데 있어 간단하면서 보다 효율적인 인터페이스 합성방법을 제공하기 위한 것으로, 이를 위한 본 발명의 일측면에 따르면, ARM 프로세서/AMBA 칩셋 기반의 목적 원판을 사용하고, 하드웨어-소프트웨어가 혼합된 프로세서 내장형 시스템의 혼합설계에서, 소프트웨어 모듈과 하드웨어 모듈을 서로 인터페이스하는 합성방법에 있어서, 하드웨어 모듈과 소프트웨어 모듈의 인터페이스 정보를 입력받는 단계; 상기 인터페이스 정보에 따라 하드웨어 모듈과 소프트웨어 모듈간의 송수신에 관한 제어신호를 결정하는 단계; 상기 결정된 제어신호에 따라 상기 인터페이스 정보에 해당하는 물리적 주소를 할당하는 단계; 상기 하드웨어 모듈의 인터페이스를 담당하는 하드웨어 인터페이스 파일을 자동으로 생성하는 단계; 및 상기 소프트웨어 모듈의 인터페이스를 담당하는 소프트웨어 인터페이스 드라이버를 자동으로 생성하는 단계를 포함하는 하드웨어-소프트웨어 인터페이스 합성방법이 제공된다.
인터페이스, 드라이버, 온칩, 하드웨어, 소프트웨어-
公开(公告)号：KR1020050066555A
公开(公告)日：2005-06-30
申请号：KR1020030097858
申请日：2003-12-26
Applicant: 한국전자통신연구원
IPC: G06F9/38
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 확장 인스트럭션 선택 장치 및 그 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 어플리케이션의 성능 향상을 위해 확장 인스트럭션 셋을 추출하기 위한 확장 인스트럭션 선택 장치 및 그 방법을 제공하는데 그 목적이 있음.
3. 발명의 해결방법의 요지
본 발명은, 확장 인스트럭션 선택 장치에 있어서, 어플리케이션 코드의 데이터 플로우를 분석하여 데이터 플로우 그래프를 추출하기 위한 데이터 플로우 그래프 추출 수단; 상기 데이터 플로우 그래프 추출 수단에서 추출한 데이터 플로우 그래프에서 확장 인스트럭션 후보를 추출하기 위한 확장 인스트럭션 후보 추출 수단; 상기 확장 인스트럭션 후보 추출 수단에서 추출한 확장 인스트럭션 후보를 합성하여 비용함수를 결정하기 위한 합성 수단; 상기 어플리케이션 코드를 최적화하여 최적화된 어플리케이션 코드를 추출하기 위한 최적화 수단; 기 정해진 기본 인스트럭션 셋과 상기 최적화 수단에서 최적화된 어플리케이션 코드를 프로파일링하기 위한 프로파일링 수단; 및 상기 합성 수단으로부터의 비용함수와 상기 프로파일링 수단으로부터의 프로파일링 결과에 대하여 시뮬레이티드 어닐링을 수행하여 확산 인스트럭션 셋을 선택하기 위한 확산 인스트럭션 선택 수단을 포함함.
4. 발명의 중요한 용도
본 발명은 가변 명령어셋 프로세서 등에 이용됨.-
公开(公告)号：KR1020030054756A
公开(公告)日：2003-07-02
申请号：KR1020010085163
申请日：2001-12-26
Applicant: 한국전자통신연구원
IPC: G06F7/58
Abstract: PURPOSE: A pseudo random number generation system and a method for the same are provided to input a seed value necessary for a random number generation or to store previously generated random numbers, and to generate random numbers by using the seed value or the stored random numbers so that it is difficult to predict the generated random numbers. CONSTITUTION: The system comprises a clock generator(2), a shift register(1), a seed value storage(4), and an operation controller(3). The clock generator(2) supplies the clock signals necessary for the random number generation. The shift register(1) generates the random numbers by changing the stored seed value according to the supplied clock signals, and outputs the random numbers to an external device. The seed value storage(4) stores an initial value and the random numbers output by the shift register(1), uses the stored random numbers as seed values, and supplies the seed values for the shift register(1). The operation controller(3) controls the operation of the clock generator(2), the shift register(1) and the seed value storage(4).
Abstract translation: 目的：提供伪随机数生成系统及其方法以输入随机数生成所必需的种子值或存储先前生成的随机数，并通过使用种子值或存储的随机数生成随机数 使得难以预测所生成的随机数。 构成：系统包括时钟发生器（2），移位寄存器（1），种子值存储器（4）和操作控制器（3）。 时钟发生器（2）提供随机数生成所需的时钟信号。 移位寄存器（1）通过根据提供的时钟信号改变存储的种子值来产生随机数，并将随机数输出到外部设备。 种子值存储器（4）存储初始值并且由移位寄存器（1）输出的随机数使用存储的随机数作为种子值，并且提供移位寄存器（1）的种子值。 操作控制器（3）控制时钟发生器（2），移位寄存器（1）和种子值存储器（4）的操作。
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公开(公告)号：KR1020170015000A
公开(公告)日：2017-02-08
申请号：KR1020150109133
申请日：2015-07-31
Applicant: 한국전자통신연구원
Inventor： 배영환
IPC: H04L12/805 , H04L12/841 , H04L12/933 , G06F12/02
Abstract: 네트워크의혼잡상황에따라서적절히패킷의크기를조절하여효율적으로버스트(Burst) 모드통신을수행하도록하는온칩네트워크및 이의통신방법을제시한다. 제시된온칩네트워크는네트워크의혼잡도에따라패킷의크기를조절하여통신을수행하는마스터네트워크인터페이스, 패킷의라우팅을담당하는크로스바스위치, 및크로스바스위치를통해수신한패킷을슬레이브모듈에전송하는슬레이브네트워크인터페이스를포함한다.
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公开(公告)号：KR1020150102538A
公开(公告)日：2015-09-07
申请号：KR1020140024544
申请日：2014-02-28
Applicant: 한국전자통신연구원
Abstract: 본 발명은 시스템 온칩 네트워크로, 마스터 코어로부터 수신한 패킷을 미리 정해진 소정 크기를 가진 둘 이상의 서브 패킷들을 분할하여 전송하는 하나 이상의 마스터 네트워크 인터페이스들과, 상기 서브 패킷들의 목적지에 해당하는 슬레이브 코어에 연결된 슬레이브 네트워크 인터페이스에 전달하는 하나 이상의 크로스바 스위치들과, 상기 크로스바 스위치들로부터 전달된 서브 패킷들을 원래 크기의 패킷으로 합성하여 슬래이브 코어로 전달하는 하나 이상의 슬레이브 네트워크 인터페이스들을 포함하되, 상기 소정 크기는 시스템 온칩 네트워크에 형성된 링크들에서 전송되는 최소 대역폭으로 정해진다.
Abstract translation: 本发明涉及一种片上通信网络，包括：一个或多个主网络接口，将从主核心接收的分组划分成具有预定的一定大小的一个或多个子分组，并发送子分组; 一个或多个交叉开关，其将所述子分组发送到与所述子分组的目的地相对应的从核心的从属网络接口; 并且合成从交叉开关发送的子分组的一个或多个从属网络接口切换成原始大小，并将合成的子分组发送到从核心。 一定大小被确定为从系统片上网络中形成的链路发送的最小带宽。
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Patent Agency Ranking
公开(公告)号：KR101210273B1
公开(公告)日：2012-12-10
申请号：KR1020080129164
申请日：2008-12-18
Applicant: 한국전자통신연구원
IPC: H04L12/28
CPC classification number: G06F15/16
Abstract: 본발명은온칩네트워크토폴로지합성방법에관한것으로, 온칩네트워크의 IP 모듈들을최하위자식노드로가지는이진트리를최하위노드에서최상위노드방향으로순차적으로탐색하고, 탐색대상노드가자식노드들을가지는지확인하는단계; 상기자식노드들이없으면상기탐색대상노드의최소해를직접구하고, 상기자식노드들이있으면상기자식노드들의최소해들을이용하여상기탐색대상노드의최소해를구하는단계; 및상기탐색대상노드가중간노드이면상기이진트리의탐색을계속진행하고, 상기탐색대상노드가루트노드이면상기최소해에따라상기이진트리의노드를병합하여상기이진트리를최적화시키는단계를포함하여구성되며, 이에의하여주어진비용함수에대한최적의해를짧은시간에구할수 있으며, 이를활용하여최소의칩 면적으로최대의성능을갖는각 설계에특화된온칩네트워크토폴로지를구현할수 있다.
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公开(公告)号：KR1020120071246A
公开(公告)日：2012-07-02
申请号：KR1020100132912
申请日：2010-12-22
Applicant: 한국전자통신연구원
IPC: H03K17/06 , H03K19/173
CPC classification number: H03K19/17748 , H03K19/0008
Abstract: PURPOSE: A switch apparatus for FPGA(Field Programmable Gate Array) is provided to instantaneously increase a gate voltage over a VDD(Voltage of Drain and Drain) by utilizing a capacitor component between a gate and the drain/source of an NMOS transistor. CONSTITUTION: A basic cell of a FPGA(Field Programmable Gate Array) includes a pass transistor. The pass transistor comes under a switch device for transferring a switched signal to a CMOS(Complementary Metal Oxide Semiconductor) logic cell(20) by switching an input signal according to the value of configuration memory(10). The switch device includes an NMOS(N-channel metal oxide semiconductor) transistor(40) turned on and off according to the value of the configuration memory. The switch device includes a voltage maintenance part(50) delaying the voltage drop of a gate between the gate of the NMOS transistor and an output terminal of the configuration memory.
Abstract translation: 目的：提供一种用于FPGA（现场可编程门阵列）的开关装置，通过利用NMOS晶体管的栅极和漏极/源极之间的电容器组件瞬时增加VDD（漏极和漏极的电压）上的栅极电压。 构成：FPGA（现场可编程门阵列）的基本单元包括一个传输晶体管。 传输晶体管位于用于通过根据配置存储器（10）的值切换输入信号将切换信号传送到CMOS（互补金属氧化物半导体）逻辑单元（20）的开关装置。 开关器件包括根据配置存储器的值导通和截止的NMOS（N沟道金属氧化物半导体）晶体管（40）。 开关装置包括电压维持部件（50），延迟NMOS晶体管的栅极和配置存储器的输出端之间的栅极的电压降。
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公开(公告)号：KR1020100070568A
公开(公告)日：2010-06-28
申请号：KR1020080129164
申请日：2008-12-18
Applicant: 한국전자통신연구원
IPC: H04L12/28
CPC classification number: G06F15/16
Abstract: PURPOSE: An on-chip network topology synthetic method is provided to minimize communication energy consumption of an SoC(System on Chip). CONSTITUTION: If a search object node is a root load, a search of a binary tree is stopped. According to a minimum solution of the search object node, a node of the binary tree is merged(S3). An additional path for shortening communication time between nodes is inserted into the binary tree. The binary tree is optimized(S4). Hardware which the optimized binary tree is applied to an on-chip network topology is generated.
Abstract translation: 目的：提供一种片上网络拓扑合成方法，以最小化SoC（片上系统）的通信能量消耗。 构成：如果搜索对象节点是根负载，则停止对二叉树的搜索。 根据搜索对象节点的最小解，二叉树的节点被合并（S3）。 用于缩短节点之间的通信时间的附加路径被插入到二叉树中。 二叉树被优化（S4）。 生成优化的二叉树应用于片上网络拓扑的硬件。
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公开(公告)号：KR100892344B1
公开(公告)日：2009-04-08
申请号：KR1020070051854
申请日：2007-05-29
Applicant: 한국전자통신연구원
Abstract: 본 발명은 시스템 온칩 설계의 통신 특성에 최적화된 이종 다중 구조의 온칩 통신 구조를 합성하는 방법, 즉 시스템 전체가 하나의 온칩 버스 또는 온칩 네트워크로 구현되는 것이 아니라 각 부분별로 온칩 버스 또는 온칩 네트워크를 선택하여 생성하고 그 전체를 연결하여 시스템의 통신 구조를 합성하는 방법을 제공한다.
시스템 온칩 통신 구조, 온칩 네트워크, 온칩 버스-
公开(公告)号：KR1020080052211A
公开(公告)日：2008-06-11
申请号：KR1020070051854
申请日：2007-05-29
Applicant: 한국전자통신연구원
Abstract: A method for synthesizing a system-on-chip communication architecture is provided to enhance communication performance and to reduce an occupied area when a result from generation of an on-chip network topology is compared with a conventional on-chip bus design result or on-network implementation result. A method for synthesizing a system-on-chip communication architecture comprises the following several steps. A reference code where a design specification of an algorithm step is implemented is performed, a communication requirement amount among IP modules is analyzed and a traffic graph is generated(110). On the basis of the traffic graph, a binary tree where the IP modules are children nodes at the lowest level(120). Intermediate nodes of the binary tree are merged and the binary tree is optimized for minimizing a delay time or an occupied area among the IP modules(130). Direct paths are inserted among the IP modules which have critical paths among them(140). A communication parallel property graph is constructed for obtaining the maximum communication parallel property of each merged intermediate node(150). On the basis of the communication parallel property graph, a communication configuration type with respect to each merged intermediate node is determined(160). A communication configuration type of upper level intermediate nodes which connects the merged intermediate nodes to one another and are positioned at a level higher than the merged intermediate nodes is determined(170).
Abstract translation: 提供了一种用于合成片上系统通信体系结构的方法，以将当将片上网络拓扑的产生的结果与传统的片上总线设计结果进行比较时，提高通信性能并减少占用面积， 网络实现结果。 一种用于合成片上系统通信架构的方法包括以下几个步骤。 执行算法步骤的设计规范的参考代码，分析IP模块之间的通信需求量，生成流量图（110）。 在流量图的基础上，一个二叉树，其中IP模块是最低级的子节点（120）。 二进制树的中间节点被合并，并且二叉树被优化以最小化IP模块（130）中的延迟时间或占用区域。 在其中具有关键路径的IP模块中插入直接路径（140）。 构建通信并行特性图，以获得每个合并中间节点（150）的最大通信并行属性。 基于通信并行属性图，确定关于每个合并的中间节点的通信配置类型（160）。 确定了将合并的中间节点彼此连接并且位于高于合并的中间节点的级别的高级中间节点的通信配置类型（170）。
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