公开(公告)号：KR1019990043095A

公开(公告)日：1999-06-15

申请号：KR1019970064081

申请日：1997-11-28

Applicant: 한국전자통신연구원

Inventor： 김경수 ,  서정욱

IPC: G06F7/52

Abstract: 본 발명은 정보보호 기술 분야에 관한 것으로, 이진 멱승을 이용하여 잉여 부호 정수에 대한 모듈러 연산을 비교적 간단하게 수행함으로써 간단한 하드웨어에 의하여 몫과 나머지 값을 쉽게 구하고, 아울러 처리 속도를 향상시키고, 소모 전력을 줄임으로써, 가격 경쟁력을 높이는 모듈러 연산 장치를 제공하고자 한다. 이를 위하여 본 발명에서 제공되는 모듈러 연산 장치는 2k(k는 자연수) 비트의 잉여 부호 정수를 입력받아 k 비트의 최대유효 비트값과 k 비트의 최하위 비트값으로 분리하여 출력하는 입력 수단; 상기 k 비트의 최하위 비트값의 부호를 검사하는 최하위 비트 부호 검사 수단; 상기 k 비트의 최대유효 비트값을 '1'씩 감소시키는 감산 수단; 상기 k 비트의 최하위 비트값에 2
k 값을 더하는 가산 수단; 상기 최하위 비트 부호 검사 수단의 출력에 따라 상기 감산 수단의 출력값 또는 상기 k 비트의 최대유효 비트값을 선택하여 출력하는 몫결정 수단; 및 상기 최하위 비트 부호 검사 수단의 출력에 따라 상기 가산 수단의 출력 또는 상기 k 비트의 최하위 비트값을 선택하여 출력하는 나머지결정 수단을 포함하여 이루어진다.

公开(公告)号：KR100175445B1

公开(公告)日：1999-04-01

申请号：KR1019950052685

申请日：1995-12-20

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 서정욱

IPC: H04L12/841 ,  H04L12/26 ,  H04L12/70

Abstract: 본 발명은 초고속 정보 통신망에서의 고속 정보를 처리해야 하는 물리층과 ATM층간의 다중 접속에서 ATM셀의 지연 및 손실을 줄이기 위하여 옥텟단위를 이용한 다중 구성용 UTOPIA직접 처리장치로서, 기존의 ATM셀 단위가 아닌 옥텟단위를 이용한 직접 처리 방식을 사용하므로써 ATM셀 지연의 감소 효과를얻을 수 있으며, 아울러 다른 방식에 비해 손실율이 작기 때문에 물리층과 ATM층간의 데이터 처리상의 성능이 뛰어나고, 아울러, 초고속 정보 통신망에서의 데이터 처리 속도가 4배씩 증가하는 계층구조를 이루고 있기 때문에 4개의 STM-1용 물리층을 한 개의 STM-4C(또는 STM-4)용 ATM층으로 접속하거나 4개의 STM-4C(또는 STM-4)용 물리층을 한개의 STM-16C(또는 STM-16)용 ATM층으로, 그리고 4개의 STM-16C(또는 STM-16)용 물리층을 한개의 STM-64C(또는 STM-64)용 ATM층으로 다중 접� �되는 구조에서 가장 효율적인 운용과 가장 뛰어난 성능을 얻을 수 있다.

公开(公告)号：KR100152708B1

公开(公告)日：1998-11-02

申请号：KR1019950047051

申请日：1995-12-06

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 서정욱

IPC: H04L7/04

CPC classification number: H04J3/1611 ,  H04J3/0608

Abstract: 본 발명은 622Mbit/s 고속 데이터용 바이트 정렬 및 프레임 동기장치에 관한 것으로서, 본 발명은 622Mbit/s 고속 데이터 전송시 수신 데이터로부터 바이트 정렬을 수행하고 프레임 동기를 획득하는데 있어서 바이트 정렬을 아주 빠르게 수행하고, 프레임 동기 과정에서의 출력을 바이트 정렬에 적용함으로써 유사 패턴에 따른 바이트 정렬 에러를 확실하게 방지할 수 있으며 프레임 동기 상실 상태 및 프레임 동기 고장 상태를 검출하여 바이트 정렬 및 프레임 동기 장치에 사용함으로써 바이트 정렬 및 프레임 동기 기능의 성능을 향상시키고, 수신되는 데이터를 병렬로 처리함으로써 저속 클럭을 사용하는 프레임 동기 장치를 구성함으로써 전력 소모를 줄일 수 있으며, 저가의 반도체 제조 공정을 이용할 수 있어서, 타장치에 비하여 바이트 정렬 및 프레임 � ��기에 있어서 속도 및 성능, 경제성면에서 뛰어나다.

公开(公告)号：KR1019970056170A

公开(公告)日：1997-07-31

申请号：KR1019950047051

申请日：1995-12-06

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 서정욱

IPC: H04L7/04

Abstract: 본 발명은 622Mbit/s 고속 데이터용 바이트 정렬 및 프레임 동기장치에 관한 것으로서, 본 발명은 622Mbit/s 고속 데이터 전송시 수신 데이터로부터 바이트 정렬을 수행하고 프레임 동기를 획득하는데 있어서 바이트 정렬을 아주 빠르게 수행하고, 프레임 동기 과정에서의 출력을 바이트 정렬에 적용함으로써 유사 패턴에 따른 바이트 정렬 에러를 확실하게 방지할 수 있으며 프레임 동기 상실 상태 및 프레임 동기 고장 상태를 검출하여 바이트 정렬 및 프레임 동기 장치에 사용함으로써 바이트 정렬 및 프레임 동기 기능의 성능을 향상시키고, 수신되는 데이터를 병렬로 처리함으로써 저속 클럭을 사용하는 프레임 동기 장치를 구성함으로써 전력 소모를 줄일 수 있으며, 저가의 반도체 제조 공정을 이용할 수 있어서, 타장치에 비하여 바이트 정렬 및 프레임 기에 있어서 속도 및 성능, 경제성면에서 뛰어나다.

公开(公告)号：KR1019960028051A

公开(公告)日：1996-07-22

申请号：KR1019940033484

申请日：1994-12-09

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 서정욱 ,  김성도

IPC: H04M7/08

Abstract: IUT-T 권고안에 따른 광대역 종합 정보 통신망(Broadband Integrated ServiceDigital Network)의 STM-4C(Synchronous Transport Module-4Concatenation) 구조에서 시분할 다중 신호를 병렬로 처리하는 프레임 동기 장치가 개시된다.
662Mbps의 고속수신데이타에 대하여 프레임바이트를 프레임바이트를 검출하고 검출된 시간을 기준으로 바이트를 정렬하여 프레임 데이타를 8비트 병렬 데이타로 만들어 보내고 프레임 바이트를 8 분주된 저속 클럭으로 연속적으로 검출하여 프레임동기를 찾는다. 이로써, 소모전력을 줄이 수 있고 하드웨어의 양을 줄일 수 있다.

公开(公告)号：KR1019950022344A

公开(公告)日：1995-07-28

申请号：KR1019930027624

申请日：1993-12-14

Applicant: 한국전자통신연구원

Inventor： 박경룡 ,  서정욱 ,  어익수 ,  이훈복

IPC: H04J13/10

Abstract: 의사난수 계열 발생장치의 생성다항식만 알면 의사난수 계열을 앞으로 한칸 또는 뒤로 한칸 이동시키기 위한 의사난수 매스크를 생성시키는 의사난수 매스크 변환행렬을 곧바로 구할수 있는 점을 이용하여 의사난수 계열을 임의의 값만큼 이동시키기 위하여 제4도와 같은 구조의 장치를 사용하여 의사난수 매스크 행렬의 행벡터를 계산하고, 제5도와 같은 구조의 장치를 사용하여 의사난수 매스크 행렬의 행벡터와 현재의 의사난수 매스크로부터 새로운 의사난수 매스크를 생성시킨다.

公开(公告)号：KR1020170059026A

公开(公告)日：2017-05-30

申请号：KR1020150162247

申请日：2015-11-19

Applicant: 한국전자통신연구원

Inventor： 송윤정 ,  김휘강 ,  서정욱 ,  최은창 ,  홍창혁 ,  김대식 ,  이형수

IPC: A61B17/02

CPC classification number: C12M35/04 ,  C12M21/08 ,  C12M25/06 ,  C12M41/00

Abstract: 본발명은체외에서자가피부를최대로확장시켜피부조직배양을수행할수 있도록한 피부확장장치및 이를이용한피부확장방법에관한것으로, 일반적인체외자가피부확장장치는피부의특성에관계없이일정한힘을, 일정주기로가하여확장하는형태를취하는데반해, 본발명은피부의탄성을체크하여피부가파열되기직전까지늘어날수 있는최대의면적을측정을통해알아내고이를바탕으로피부가파열되지않는정도로확장하는방법과장치에관한것이다.

Abstract translation: 本发明涉及一种自皮肤膨胀装置扩大皮肤最多被运送到使用体外同一皮肤组织培养和皮肤扩展方法，典型的体外自皮肤扩展单元是恒定的而不管皮肤强度的特点， 而采取扩展到预定的周期的形式，本发明是扩大足够地发现，可以增长到刚好之前检查皮肤的弹性通过未皮肤突发基于该测量突发的最大面积 方法和设备。

公开(公告)号：KR100403938B1

公开(公告)日：2003-11-01

申请号：KR1019990021571

申请日：1999-06-10

Applicant: 한국전자통신연구원

Inventor： 서정욱 ,  이상흥

IPC: G06F7/52

Abstract: PURPOSE: An adder for public key encryption at high speed is provided to improve the speed of the adder in order to perform the multiplying operation quickly in a public key encryption processor. CONSTITUTION: An OR and AND part(21) receives the data from the parts(10-15). A part(21) performs a logic NOR operation of the inputs from parts(16,12). A NOR part(25) receives the inputs from the parts(21,22). A NOR part(26) receives the data from an inverter(24) and a NOR part(19). A carry output part(27) performs a logic NAND of the inputs from the parts(25,26). A NOR part(48) receives the inputs from the parts(31,32). A NOR part(49) receives the inputs from the parts(33,34). A NOR part(54) receives the inputs from an inverter and a part(35). A NOR part(55) receives the inputs from the parts(36,37). A NOR part(57) receives the inputs from the parts(48,49,54,55). A NOR part(59) receives the inputs from the parts(50-52,53). A NOR part(58) receives the inputs from the parts(45,46,56). A carry output part(60) performs the NAND operation of the inputs from the parts(57,58,59). A NOR part(87) receives the inputs from the parts(85,86).

Abstract translation: 目的：提供高速公用密钥加密的加法器以提高加法器的速度，以便在公钥加密处理器中快速执行乘法运算。 构成：“或”和“与”部分（21）从零件（10-15）接收数据。 部分（21）对来自部分（16,12）的输入执行逻辑NOR操作。 NOR部分（25）接收来自部件（21,22）的输入。 NOR部分（26）接收来自反相器（24）和NOR部分（19）的数据。 进位输出部分（27）执行来自部分（25,26）的输入的逻辑NAND。 NOR部分（48）接收来自部件（31,32）的输入。 NOR部分（49）接收来自部件（33,34）的输入。 NOR部分（54）接收来自逆变器和部分（35）的输入。 NOR部分（55）接收来自部件（36,37）的输入。 NOR部分（57）接收来自部件（48,49,54,55）的输入。 NOR部分（59）接收来自部件（50-52,53）的输入。 NOR部分（58）接收来自部件（45,46,56）的输入。 进位输出部分（60）执行来自部分（57,58,59）的输入的与非操作。 NOR部分（87）接收来自部件（85,86）的输入。

公开(公告)号：KR100284587B1

公开(公告)日：2001-03-15

申请号：KR1019980052347

申请日：1998-12-01

Applicant: 한국전자통신연구원

Inventor： 박영수 ,  서정욱

IPC: G09C1/00

Abstract: 본 발명은 대칭키 암호의 라운드 회로에 관한 것으로서, F-함수 모듈을 키에 의한 XOR 연산 블록, 제 1 키종속 치환 블록, 왼쪽 순환 블록 및 제 2 키종속 치환 블록으로 구성된 제 1 키종속 처리 블록과, 제 1 키종속 치환 블록, 왼쪽 순환 블록 및 제 2 키종속 치환 블록으로 구성된 제 2 키종속 처리 블록과, S-함수 블록을 포함하도록 재구성하여, 상기 제 1 및 제 2 키종속 처리블록의 결과를 XOR 연산한 후, S-함수를 거쳐 최종 치환 P를 수행함으로써, 종래의 16단 라운드를 8단 라운드로 줄이고, 그에 따른 수행 시간을 줄이도록 하는 것을 특징으로 한다.

公开(公告)号：KR1019990050434A

公开(公告)日：1999-07-05

申请号：KR1019970069553

申请日：1997-12-17

Applicant: 한국전자통신연구원

Inventor： 서정욱 ,  김경수

IPC: G06F7/52

Abstract: 본 발명은 정보보호 기술에 사용되는 대용량 키용 모듈러 승산장치에 관한 것으로, 특히 파이프라인 구조를 이용하여 승산을 수행하고 승산 결과의 하위 비트값에서 상위 비트값을 뺌으로써 모듈러 승산값을 구할 수 있는 대용량 키용 모듈러 승산장치에 관한 것이다. 본 발명의 목적은 파이프라인 구조를 사용하여 대용량 연산 처리 속도를 향상시킬 뿐만 아니라, 하드웨어의 양과 소모 전력을 줄임으로써 정보보호장치의 성능 및 가격 경쟁력을 향상시킬 수 있는 대용량 키용 모듈러 승산장치를 제공하는 데에 있다. 파이프라인 구조를 갖는 대용량 키용 모듈러 승산장치는 64비트의 승수값에 대하여 4진 부분적을 구한 후, 16개의 68비트 잉여 2진 부분적을 생성하는 부분적 생성부과, 8개의 72비트 덧셈/레지스터들로 첫번째 단을 구성하고, 4개의 80비트 덧셈/레지스터들로 두번째 단을 구성하며, 2개의 96비트 덧셈/레지스터들로 세번째 단을 구성하고, 하나의 128비트 덧셈/레지스터로 네 번째 단을 구성한 덧셈/레지스터부와, 상기 128비트 덧셈/레지스터의 하위 64비트 레지스터로부터 상위 64비트 레지스터의 값을 감산한 후, 상위 64비트 레지스터의 결과값과 하위 64비트 레지스터의 결과값의 크기 비교 결과값에 따라서 64비트 감산 레지스터의 결과값을 보정하는 보정부로 구성된다.