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公开(公告)号：KR100261302B1
公开(公告)日：2000-07-01
申请号：KR1019970054784
申请日：1997-10-24
IPC: H04L23/00
CPC classification number: H04J13/0048 , H04B1/707 , H04J13/10
Abstract: PURPOSE: A circuit for generating Hamadad codes is provided which generates 12-order Paley codes using simple counters and easily generates at least 48-order Hamadad codes using the 12-order Paley codes. CONSTITUTION: A Hamadad code generator includes a 2-bit counter(24) for generating a fourth Hamadad code of lower two bits, a 4-bit counter(21) operated according to a carry of the 2-bit counter to generate an upper Paley code having 12 states, and a 6-bit reference counter(25) having 48 states according to external resetting. The code generator further has a 6-bit register(26) for storing Hamadad code index values, and a binary multiplier for multiplying the fourth Hamadad code by the 12 Paley code to generate a final 48-order code.
Abstract translation: 目的：提供一个用于生成Hamadad码的电路，它使用简单的计数器生成12阶Paley码，并使用12阶Paley码轻松生成至少48阶Hamadad码。 构成：Hamadad码发生器包括用于产生低二位的第四Hamadad码的2位计数器（24），根据2位计数器的进位操作的4位计数器（21），以产生上Paley 具有12个状态的代码和根据外部复位的具有48个状态的6位参考计数器（25）。 代码生成器还具有用于存储哈马德代码索引值的6位寄存器（26）和用于将第四哈马德代码乘以12代码的二进制乘法器以生成最终的48阶代码。
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公开(公告)号：KR100248396B1
公开(公告)日：2000-03-15
申请号：KR1019970054788
申请日：1997-10-24
Applicant: 한국전자통신연구원
IPC: H04L9/06
CPC classification number: H03M13/2771 , H03M13/23
Abstract: 본 발명은 병렬 길쌈 부호화기를 사용한 채널 부호기 설계방법에 관한 것으로서, 프레임 데이터를 보관하는 램(RAM)을 사용하지 않고 프레임 입력 데이터 레지스터에 데이터가 입력됨과 동시에 병렬 길쌈 부호화기를 사용하여 인코딩하고, 인터리버 RAM 2개를 교대로 사용하여 인터리빙을 처리하는 새로운 채널 부호기 설계방법을 제공함으로써, 제한 요소로 작용되었던 인코더 입력 버퍼 램(ERAM)을 판독(Read)하면서 길쌈 부호화를 수행하고 있는 동안에는 마이크로 컨트롤러가 프레임 입력 데이터 레지스터에 입력 데이터를 저장할 수 없는 제한을 해결할 수 있음에 따라 데이터 요청 인터럽트의 위치를 옵셋을 주어 조정하여야 하는 추가적인 제어가 불필요하고, 마이크로 컨트롤러가 마진을 가지고 충분한 시간에 프레임 입력 데이터 레지스터의 엑세스� � 가능하며, ERAM 기록 어드레스 제어 회로와 Read 어드레스 제어 회로가 더 이상 필요치 않게 되었으며, 타이밍 제어가 간단하여 제어 로직 설계가 쉬운 효과를 가진다.
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公开(公告)号：KR100248395B1
公开(公告)日：2000-03-15
申请号：KR1019970054545
申请日：1997-10-23
Applicant: 한국전자통신연구원
IPC: H04L9/06
CPC classification number: H03M13/235 , H03M13/27
Abstract: 본 발명은 디지털 통신의 성능을 향상시키기 위해 길쌈 부호화 및 인터리빙 기법을 사용하는 채널 부호기의 설계방법에 관한 것으로서, 메모리 사용량이 큰 인터리버 RAM을 사용하지 않고 프레임 입력 데이터 버퍼링용 RAM 2개를 교대로 사용하여 길쌈 부호화 및 인터리빙을 한 번에 처리하는 채널 부호기를 설계하여, 프레임 입력 데이터 패킷 교환 시 프로토콜의 간편성 및 마진 확보, 채널 부호기의 하드웨어 사용량을 감소시켜 디지털 변조기 설계에 유용한 구조를 제공함으로써, 채널 부호기의 하드웨어 사용량 감소 및 마이크로 컨트롤러와 프레임 데이터 패킷 교환시 프로토콜의 간편성 및 마진 확보를 얻을 수 있는 효과가 있다.
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公开(公告)号：KR100224313B1
公开(公告)日：1999-10-15
申请号：KR1019970017109
申请日：1997-05-02
IPC: H03H17/02
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
본 발명은 고속 디지털 변조용 유한 임펄스 응답 필터에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 하나의 롬을 사용한 종래의 유한 임펄스 응답 필터 회로를 1/2 크기의 롬을 2개 사용한 유한 임펄스 응답 필터를 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은, 디지털 변조용 유한 임펄스 응답 필터는, 하나의 롬으로부터 2번 읽어낸 내적 결과를 더하여 필터의 출력을 계산하는 대신에, 종래의 롬을 1/2로 분할한 2개의 롬으로부터 동시에 읽어낸 2개의 내적 결과를 직접 더하여 필터의 출력을 계산함으로써 하드웨어 자원의 사용을 증가시키지 않고 2배의 처리속도를 갖는다.
4. 발명의 중요한 용도
본 발명은 광대역 디지털 통신의 변조용 필터에 이용됨.-
公开(公告)号：KR100223026B1
公开(公告)日：1999-10-01
申请号：KR1019960046457
申请日：1996-10-17
Applicant: 한국전자통신연구원
IPC: H03K19/003
CPC classification number: H04L7/02 , G06F5/06 , H04L7/0008
Abstract: 본 발명은 마이크로 콘트롤러 및 디지탈 신호처리 블록을 같이 사용하는 경우 두 블록 사이에 서로 다른 클럭을 사용함으로서, 한 블록에서 다른 블록으로 신호를 보낼 때, 클럭의 동기가 일치하지 않는 문제점이 발생하게 된다. 또한, 입력신호의 변화 도중에 기준클럭이 활성화 되는 경우 불완전한 구간이 발생하게 된다.
따라서, 본 발명에서는 상기한 문제점을 해결하기 위해 비동기 입력 데이터와 기준 클럭을 낸드(NAND) 게이트로 구성된 래치회로(RS)를 사용하여 동기화 시키도록 함으로서, 불완전한 구간이 발생하는 문제점을 해결할 수 있는 동기화 회로에 관한 것이다.-
Patent Agency Ranking
公开(公告)号：KR1019990052207A
公开(公告)日：1999-07-05
申请号：KR1019970071656
申请日：1997-12-22
IPC: H04B17/00
Abstract: 본 발명의 목적은 복잡한 하드웨어와 많은 용량의 메모리를 사용하지 않고도 기저대역 신호 크기의 평균값과 표준편차를 높은 정확도로 얻을 수 있도록 하는 무선 이동통신 시스템에서의 수신신호 Eb/N0 측정장치를 제공함에 있다.
이와같은 본 발명의 목적을 달성하기 위한 수단은 입력신호를 필터링하여 평균값을 구하는 제1 필터부와, 상기 입력신호에서 상기 제1 필터부에서 구해진 평균값을 감산하는 감산기와, 상기 감산기에서 구해진 신호값을 제곱하는 연산부와, 상기 연산부에서 구해진 신호값을 필터링하여 편준편차을 구하는 제2 필터부를 포함하여 구성된다.-
公开(公告)号：KR100194578B1
公开(公告)日：1999-06-15
申请号：KR1019960061528
申请日：1996-12-04
Applicant: 한국전자통신연구원
IPC: H03K23/00
Abstract: 본 발명은 디지털 회로로 구성된 2.5 분주장치에 관한 것이다. 그 목적은 카운터 및 간단한 디지털 논리소자를 사용하여 2.5 분주장치를 집적회로 내에 구현하는 데에 있다. 그 구성은 클럭을 입력받아 카운팅을 수행하는 카운팅 수단과, 파워-온 리셋을 입력받고 나서 클럭에 동기시켜 카운팅 수단을 리셋하는 리셋수단과, 카운팅 수단의 출력을 사용하여 원하는 클럭 라이징인 제1클럭을 생성하는 제1클럭생성 수단과, 제1클럭을 입력클럭의 1/4 주기만큼 지연시켜 제2클럭을 생성하는 제2클럭생성 수단 및 제1클럭과 제2클럭을 입력받아 2.5 분주된 클럭을 출력하는 출력수단으로 되어 있다.
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公开(公告)号：KR1019990001575A
公开(公告)日：1999-01-15
申请号：KR1019970024949
申请日：1997-06-16
IPC: H03M1/00
Abstract: 본 발명은 디지털 변조용 나이퀴스트(Nyquist) FIR 필터에 관한 것으로, 하나의 ROM을 사용한 기존의 필터 방식과는 달리, 1/2 크기의 2개의 ROM을 사용하고 각 ROM의 출력 수를 증가시켜 필터의 동작 주피수를 증가시키지 않고 변조 속도를 향상시키는 방법에 관한 것이다. 따라서 본 발명은 고속의 변조 처리가 요구되는 광대역 디지털 통신의 변조기용 필터 설계에 유용한 구조를 제공한다.
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公开(公告)号：KR1019980027623A
公开(公告)日：1998-07-15
申请号：KR1019960046457
申请日：1996-10-17
Applicant: 한국전자통신연구원
IPC: H03K19/003
Abstract: 본 발명은 마이크로 콘트롤러 및 디지틀 신호처리 블럭을 같이 사용하는 경우 두 블럭 사이에 서로 다른 클럭을 사용함으로서, 한 블럭에서 다른 블럭으로 신호를 보낼 때 클럭의 동기가 일치하지 않는 문제점이 발생하게 된다. 또한, 입력신호의 변화 도중에 기준클럭이 활성화 되는 경우 불완전한 구간이 발생하게 된다. 따라서, 본 발명에서는 상기한 문제점을 해결하기 위해 비동기 입력 데이타와 기준클럭을 낸드(NAND)게이트로 구성된 래치회로(RS)를 사용하여 동기화 시키도록 함으로서, 불완전한 구간이 발생하는 문제점을 해결할 수 있는 동기화 회로에 관한 것이다.
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公开(公告)号：KR100138875B1
公开(公告)日：1998-06-15
申请号：KR1019940036349
申请日：1994-12-23
Applicant: 한국전자통신연구원
IPC: H03M13/00
CPC classification number: H03M13/3961 , H03M13/4107 , H04L1/0054
Abstract: 비터비 복호기의 가지 메트릭 모듈에 입력되는 4비트 연성판정된 수신 부호어는 양끝 +7(0111)과 -7(1001)부근의 값은 오류가 포함될 확률이 적고, 중앙 +(0001), 0(0000), -1(1111)부근에 있는 값은 오류가 포함될 확률이 상대적으로 큰 특징을 갖는다.
본 발명에서는 가지 메트릭의 이러한 특징을 고려하여 오류가 많이 발생할 확률이 큰 중앙부분의 변화가 가지 메트릭에 영향을 주는 효과를 줄이고, 오류가 발생할 확률이 작은 양 끝부분의 변화가 가지 메트릭에 주는 효과도 줄이고, 그 사이 +4(0100)와 -4(0100)근처의 변화를 가지메트릭에 충실히 반영하는 것이다.
이렇게 하면 가지 메트릭 값이 갖는 오류의 확률이 낮아져서 비터비 복호기의 성능을 향상시킬 수 있다.
또한, 최대값 근처의 가지 메트릭 값은 더욱더 큰 값을 갖도록 하고 최소값 부근의 값을 갖는 가지 메트릭 값은 더욱 세분된 값을 갖도록 하고 중간의 애매한 부분에서는 가지 메트릭 값의 변화를 작게하고 그 나머지 부분에서는 가지 메트릭의 변화를 충실히 반영하여 비터비 복호기의 성능을 향상시킬 수 있다.
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