公开(公告)号：KR1019960026418A

公开(公告)日：1996-07-22

申请号：KR1019940033902

申请日：1994-12-13

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이성현 ,  조덕호 ,  한태현 ,  이수민 ,  염병렬 ,  강진영

IPC: H01L21/328

Abstract: 본 발명은 에미터가 콜렉터보다 아래에 있는 쌍극자 트랜지스터에서 선택적 결정성장방법으로 베이스층을 형성하여 자기정렬 구조를 만들고, 에미터층으로서 규소다결정막을 증착하고 순차적으로 금속성 박막층을 증착하여 기계화 연마로 평탄화 시킨후, 기판에 직접 접합(direct bonding)시켜 에미터-베이스 접합면적을 최소화하고 얕은 접합계면을 형성시켜 전류이득 극대화를 이루며 베이스 전달시간이 감소하고 에미터 접합층의 측면저항을 최소화시킴으로써 고속 및 고주파 특성 등의 트랜지스터 성능 향상을 얻을 수 있다.

公开(公告)号：KR1019960026154A

公开(公告)日：1996-07-22

申请号：KR1019940032663

申请日：1994-12-03

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이수민 ,  조덕호 ,  한태현 ,  이성현 ,  염병렬 ,  강진영

IPC: H01L21/28

Abstract: 본 발명은 컴퓨터나 통신기기등의 차세대 고속 정보처리 시스템에 널리 이용되고 있는 고속 쌍극자 트랜지스터의 제조 방법에 관한 것으로써 콜렉터 전극인 매몰층을 저항이 매우 낮은 금속 실리사이드 박막으로 형성하는 쌍극자 트랜지스터용 콜렉터 제조 방법에 관한 것이다.
구체적으로 상술한 바와 같이 구성된 본 발명은 서브콜렉터를 저항이 매우 낮은 금속성 박막을 이용함으로써 콜렉터 기생저항을 극소화시켜 초고주파 응답특성이 매우 우수한 쌍극자 트랜지스터의 제작을 가능하게 하였고, 또한 실리콘 콜렉터를 기존의 LOCOS 방법이 아닌 식각에 의하여 정의하고 절연막을 형성함으로써 소자의 크기를 줄여 집적도를 크게 증가시킬 수 있는 쌍극자 트렌지스터용 콜렉터의 제조가 가능하게 되었다.
상기와 같은 결과로 인하여 고속 정보처리 및 저전력을 요하는 고속컴퓨터, 및 통신기기등 정보처리 시스템에서 실리콘 쌍극자 트랜지스터의 한계를 대폭 확장시켜서 실리콘 쌍극자 트랜지스터의 응용범위가 화합물 고속소자의 영역까지 확장되게 되었다.

公开(公告)号：KR1019960019656A

公开(公告)日：1996-06-17

申请号：KR1019940030900

申请日：1994-11-23

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 염병렬 ,  한태현 ,  이수민 ,  조덕호 ,  강진영

IPC: H01L21/76

Abstract: 본 발명은 반도체 장치에서 각 트렌지스터내의 활성영역과 필드영역을 격리(isolation)시키는 방법에 관한 것으로서, 특히 저심도랑(shallow trench)를 이용하여 LOCOS(Local Oxidation of Silicon)의 버즈-빅(Bird′s Beak)을 제거한 소자 격리방법에 관한 것이다.
본 발명의 제1실시예에 따르면, 소자의 활성영역이 측면질화막 패턴에 의한 절연막으로 채워진 도랑(insulator-filled trench)을 이용하여 격리된다.
본 발명의 제2실시예에 의하면 트렌치 식각(trench etchning) 공정에 의한 트렌치 패턴에 의해 버즈-빅이 없이 필드영역을 격리시킬 수 있다.

公开(公告)号：KR1019950021230A

公开(公告)日：1995-07-26

申请号：KR1019930028269

申请日：1993-12-17

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 한태현 ,  염병렬 ,  이수민 ,  조덕호 ,  이성현 ,  권오준

IPC: H01L21/331 ,  H01L29/73

Abstract: 본 발명은 선택적결정성장법을 이용한 쌍극자트랜지스터의 제조방법에 관한 것으로서, 종래기술에 있어 전류이득이 감소하고 얇은 베이스층을 형성하기가 어려운 문제점을 해결하기 위하여 본 발명에서는 소자격리가 완료된 웨이퍼의 전면에 베이스 박막(6), 에미터 박막(7)을 도포하고, 소정부분에 완충용절연막(8) 및 산화방지용절연막(9)을 형성하고(b), 상기 에미터 박막(7)의 측면에 측면절연막(10)을 형성하고, 상기 베이스박막(6)위에 베이스 전극용 박막(11)을 형성한 위에 감광막(12)을 제거한 후, 선택적으로 산화막(15,16)을 형성하며(e), 상기 완충용절연막(8) 및 산화방지용절연막(9)을 선택적으로 제거한 후 에미터접점을 형성하여 금속박막(20)을 형성하는(f)공정들을 제공함으로써 다양하게 베이스 박막와 에미터박막을 형성할 수 있고, 마스크 수를 줄일 수 있어 공정이 용이하고 상기 측면절연막(10)에 의해 에미터와 베이스간격이 결정되므로 정확하게 조절할 수 있다.

公开(公告)号：KR100275540B1

公开(公告)日：2000-12-15

申请号：KR1019970048320

申请日：1997-09-23

Applicant: 한국전자통신연구원

Inventor： 조덕호 ,  이수민 ,  염병렬 ,  한태현

IPC: H01L29/70

CPC classification number: H01L29/1602 ,  H01L29/16 ,  H01L29/66242 ,  H01L29/66287 ,  H01L29/732 ,  H01L29/7378

Abstract: PURPOSE: A super self-aligned bipolar transistor and a method for manufacturing the same are provided to minimize a parasitic resistance by using a polysilicon thin film and a metal silicide thin film. CONSTITUTION: A conductive buried collector(3) is formed locally on a semiconductor substrate(3a,3b). The first insulating layer(3e), the second insulating layer(3f), and a conductive base thin film are laminated sequentially on the conductive buried collector(3). The conductive buried collector(3) is exposed from a device active region defined on the conductive buried collector(3). A single crystal semiconductor field thin film is formed on a field region. The first insulating layer(3e) is formed at the first insulating layer(3e), the second insulating layer(3f), and a sidewall of the conductive base electrode thin film. A signal crystal collector thin film is formed on the exposed buried collector(3). A conductive base thin film is formed on the conductive base electrode thin film. The third insulating layer(3i) is patterned to expose the base thin film. A conductive emitter thin film is formed on the exposed base thin film. The conductive emitter thin film is isolated from the base electrode thin film. A metal silicide layer is formed the exposed base thin film and the emitter thin film. The fourth insulating layer(3k) is applied thereon.

Abstract translation: 目的：提供超自对准双极晶体管及其制造方法，以通过使用多晶硅薄膜和金属硅化物薄膜使寄生电阻最小化。 构成：在半导体衬底（3a，3b）上局部形成导电性埋地集电体（3）。 第一绝缘层（3e），第二绝缘层（3f）和导电性基底薄膜依次层叠在导电性埋地集电体（3）上。 导电掩埋集电极（3）从限定在导电性埋地集电体（3）上的器件有源区域露出。 在场区域上形成单晶半导体场薄膜。 第一绝缘层（3e）形成在第一绝缘层（3e），第二绝缘层（3f）和导电基极电极薄膜的侧壁上。 在暴露的埋地收集器（3）上形成信号晶体集电极薄膜。 导电性基底薄膜形成在导电性基极薄膜上。 将第三绝缘层（3i）图案化以暴露基底薄膜。 在暴露的基底薄膜上形成导电发射体薄膜。 导电发射极薄膜与基极薄膜隔离。 金属硅化物层形成为暴露的基底薄膜和发射极薄膜。 第四绝缘层（3k）施加在其上。

公开(公告)号：KR100216510B1

公开(公告)日：1999-08-16

申请号：KR1019960055706

申请日：1996-11-20

Applicant: 한국전자통신연구원 ,  주식회사 에이스테크놀로지

Inventor： 한태현 ,  염병렬 ,  조덕호 ,  이수민 ,  편광의

IPC: H01L21/8222

Abstract: 본 발명은 컬렉터가 얇은 바이폴라 트랜지스터와 두꺼운 바이폴라 트랜지스터를 동일한 기판상에 구현하기 위한 바이폴라 트랜지스터의 컬렉터 제조 방법에 관한 것이다. 바이폴라 트랜지스터의 동작속도, 전류구동능력 및 항복전압(Breakdown voltage)은 컬렉터의 농도 및 두께와 밀접한 관계가 있다. 컬렉터의 불순물 농도가 동일한 경우, 컬렉터가 얇으면 속도 특성이 향상되는 반면 항복전압은 낮아지고 반대로 두꺼우면 속도특성은 나빠지지만 항복전압은 증가하는 상관 관계가 있다. 기존의 방법으로는 컬렉터가 얇은 고속 트랜지스터와 컬렉터가 두꺼운 고출력 트랜지스터를 동일한 기판상에 제작하는데 어려움이 있었다. 본 발명은 컬렉터 박막이 성장될 부분에 트렌치를 형성하고 측벽절연막을 형성한 다음 컬렉터 박막을 선택적으로 성장시키는 방법을 사용함으로써 종래의 방법과 병행하여 컬렉터의 두께가 서로 다른 트랜지스터를 동일 웨이퍼 상에 구현할 수 있도록 하였다. 본 발명의 효과로 고속 트랜지스터와 고출력 트랜지스터를 동일 췹에 구현할 수 있으므로 고출력이 요구되는 고속 IC(Integrated Circuit)나 고출력 전력증폭기와 고속 IC가 집적화된 RF 모듈등의 제작이 용이해져 제품의 가격 경쟁력이 향상될 것이다.

公开(公告)号：KR100211981B1

公开(公告)日：1999-08-02

申请号：KR1019960063597

申请日：1996-12-10

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이수민 ,  염병렬 ,  조덕호 ,  한태현

IPC: H01L21/331

Abstract: 본 발명은 얇은 컬렉터(collector)와 두꺼운 컬렉터를 동일한 기판상에 형성하는 바이폴라 트랜지스터의 컬렉터 제조방법에 관한 것으로서, 얇은 컬렉터 영역과 두꺼운 컬렉터 영역을 정의하고 선택적 단결정 박막 성장법을 이용하여 컬렉터 박막을 동시에 성장한 후, 얇은 컬렉터 영역에 선택적으로 이온주입하고, 다시 선택적 단결정 박막 성장법을 이용하여 컬렉터 박막을 성장함으로써 이온 주입된 영역에는 얇은 컬렉터가, 이온 주입되지 않은 영역에는 두꺼운 컬렉터가 형성되도록 하여 컬렉터의 두께가 서로 다른 트랜지스터를 동일 기판상에 형성할 수 있다.

公开(公告)号：KR100205024B1

公开(公告)日：1999-07-01

申请号：KR1019950052693

申请日：1995-12-20

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 염병렬 ,  조덕호 ,  한태현 ,  이수민 ,  편광의

IPC: H01L29/70

CPC classification number: H01L29/66242 ,  H01L29/7378 ,  Y10S148/072

Abstract: 본 발명은 폴리사이드 베이스 전극과 선택적 박막 성장법을 사용한 초자기정렬 바이폴러 트랜지스터 장치 및 제조방법에 관한 것으로서, 특히 선택적 박막 성장을 이용하여 소자 격리를 위한 트랜치를 배제하고 실리사이드 베이스 전극을 사용하므로써, 소자 크기를 최소화하고 공정을 단순화 하면서 소자 특성을 향상시킬 수 있도록 하며, 칩(Chip) 상에 소자 격리 영역을 제거하고 또한 이온 주입 소자격리 등에 따른 단점 등을 제거할 수 있으며, 컬렉터-베이스 간의 기생용량을 작게 조절할 수 있고 또한 베이스-에미터간을 자기 정렬함으로써 에미터-베이스간의 기생용량 및 베이스 기생저항을 크게 감소시켜 소자의 고주파 대역에서의 동작 특성을 개선하는 특징이 있다.

公开(公告)号：KR1019990034150A

公开(公告)日：1999-05-15

申请号：KR1019970055648

申请日：1997-10-28

Applicant: 한국전자통신연구원

Inventor： 이수민 ,  조덕호 ,  염병렬 ,  한태현

IPC: H01L21/331

Abstract: 본 발명은 초자기 정렬(super-self-aligned) 쌍극자 트랜지스터(bipolar transistor) 제조 방법에 관한 것이다. 종래 쌍극자 트랜지스터 제조방법에서 베이스 에피 박막을 성장한 후에 측벽 산화규소막을 형성함으로써 발생되는 건식 식각으로 인한 에미터-베이스 계면 손상을 방지하기 위해, 본 발명에서는 측벽 질화규소막을 먼저 형성한 후 베이스 박막을 성장함으로써, 에미터-베이스 접합 누설 전류를 줄이고, 한편 이로 인한 고속 고주파 동작 특성의 저하를 방지할 수 있으며, 베이스-컬렉터 접합 용량을 이론적인 한계로 최소화 시킬 수 있는 고속 고주파 성능이 우수한 트랜지스터 제조 공정 방법을 제공한다.

公开(公告)号：KR100163739B1

公开(公告)日：1998-12-01

申请号：KR1019940031325

申请日：1994-11-26

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이수민 ,  염병렬 ,  한태현 ,  조덕호 ,  이성현

IPC: H01L29/68

Abstract: 본 발명은 컴퓨터나 통신기기 등의 차세대 고속 정보처리 시스템에 널리 이용되고 있는 고속 쌍극자(bipolar) 트랜지스터에 관한 것으로서, 실리콘 에미터 전극을 선택적 단결정 과성정(epitaxial lateral overgrowth)하여 에미터와 베이스가 자기정렬되게 하고 금속성 박막을 이용하여 베이스 기생저항을 크게 감소시킨 쌍극자 트랜지스터 제조방법에 관한 것이다.
본 발명은 비활성 베이스로 금속성 박막인 티타늄 실리사이드를 사용하기 때문에 소자의 기생 베이스 저항이 작으며, 에미터와 베이스를 자기정렬시킴으로서 재현성이 높고 소자의 크기를 줄여 직접도를 높일 수 있는 장점이 있다.