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公开(公告)号：KR1019970031371A
公开(公告)日：1997-06-26
申请号：KR1019950039779
申请日：1995-11-04
Applicant: 한국전자통신연구원
Inventor： 조한진
IPC: H03M7/00
Abstract: 본 발명은 현장 가공형 반도체(이하, FPGA라 칭함)에서의 유연한 디코딩 회로에 관한 것으로, 특히 각 채널에서 요구되는 제어선의 수를 출력으로 갖는 지역 디코더를 FPGA의 로직 모듈의 어레이 크기에 따라 배치하도록 된 FPGA에서의 유연한 디코딩 회로에 관한 것으로, 전기적으로 프로그램이 가능한 안티퓨즈; 순차적으로 연결되어 있어 데이타 비트 스트림을 입력받아 제어신호를 또는 데이타를 일시 저장하는 다수의 레지스터; 레지스터에 저장되어 있는 소정의 제어신호 및 데이타를 입력받아, 제어신호에따라 데이타를 디코딩하는 다수의 디코더; 각각의 디코더 출력을 로직모듈 각각에 소정의 형태로 공급하도록 연결된 다수의 제어선을 구비하는 것을 특징으로 하여 FPGA 원판 크기에 따라 디코더의 재설계가 필요치 않는 효과가 있다.
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公开(公告)号：KR1019950022132A
公开(公告)日：1995-07-26
申请号：KR1019930029352
申请日：1993-12-23
Applicant: 한국전자통신연구원
Inventor： 조한진
IPC: H03K19/173
Abstract: 본 발명의 요점은 하나의 논리 모듈이 사용자의 필요에 따라 광범위의 조합논리와 순서논리를 구현할 수 있다는 것이다. 본 발명의 모듈은 크게 조합부분과 순서부분으로 나누어진다. 조합부분은 다시 2개의 단으로 나누어 지는데 첫번째 단에는 첫번째와 두번째 2－입력 멀티플렉서(multiplexer)로 구성되어 있다. 이 두개의 멀티플렉서의 입력들은 각각 2－입력 AND게이트(gate)의 출력과 연결되어 있고, 이 2－입력 AND게이트의 첫번째와 두번째 입력은 각각 데이타(data)와 반전된 데이타와 연결되어 필요한 데이타 상태를 선택할 수 있게 되어 있다. 첫번째와 두번째의 멀티플렉서(multiplexer)는 선택조절(select) 입력을 가지고 있는데 이 선택조절 입력은 두개의 입력을 가진 첫번째 형태의 논리게이트의 출력과 연결된다. 조합부분의 두번째 단에는 세번째 2－입력 멀티플랙서가 있는데 이 멀티플랙서의 첫번째 입력은 첫번째 멀티플렉서의 출력과 두번째 입력은 두번째 멀티플렉서의 출력과 선택조절 신호는 두번째 형태의 4－입력 논리게이트의 출력과 연결된다. 이 4－입력 논리게이트는 2개의 데이타 입력들과 2개의 반전된 데이타와 연결되어 필요에 따라 2개 데이타의 AND조합을 구현할 수 있다.
본 발명의 논리모듈의 순서부분은 스위치 소지부분과 순서 소자부분으로 구성되어 있다. 순서소자의 데이타 입력은 직접 입력과 조합부분의 첫번째와 세번째 멀티플렉서의 출력중에서 스위치소자를 이용하여 선택할 수 있게 되어 있다.-
公开(公告)号：KR1020130066267A
公开(公告)日：2013-06-20
申请号：KR1020110133021
申请日：2011-12-12
Applicant: 한국전자통신연구원
IPC: H03K17/693 , H03K19/173
CPC classification number: H03K19/17744 , H03K19/1737 , H03K19/1776
Abstract: PURPOSE: A switch block circuit of a field programmable gate array is provided to efficiently reconfigure according to a purpose of use and to utilize configuration memories not used in a specific operation mode. CONSTITUTION: A switch block includes a configuration memory unit (M40-M47), a switching unit(401-408) and a selection unit(431-434). The configuration memory unit has first group memories and second group memories. The switching unit has first group switching transistors switched according to a stored value in the first group memories and second group switching transistors switched according to a stored value in the second group memories. The selection unit connects the second group memories and the second group switching transistors to correspond with each other according to an operation mode.
Abstract translation: 目的：提供现场可编程门阵列的开关块电路，以根据使用目的高效重新配置，并利用未在特定操作模式下使用的配置存储器。 构成：开关块包括配置存储单元（M40-M47），切换单元（401-408）和选择单元（431-434）。 配置存储器单元具有第一组存储器和第二组存储器。 开关单元具有根据第一组存储器中的存储值和根据第二组存储器中存储的值切换的第二组开关晶体管切换的第一组开关晶体管。 选择单元根据操作模式将第二组存储器和第二组开关晶体管相互对应。
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公开(公告)号：KR1020110070778A
公开(公告)日：2011-06-24
申请号：KR1020100115080
申请日：2010-11-18
Applicant: 한국전자통신연구원
CPC classification number: H03M13/2957 , H03M13/3927 , H03M13/42 , H03M13/6502 , H04L1/0052
Abstract: PURPOSE: A parity generation apparatus for turbo decoding and a MAP apparatus are provided to improve decoding performance by increasing the amount of information for decoding with small quantity of calculation. CONSTITUTION: A first state matrix calculation part(110) obtains forward and reverse state matrices for an input symbol. A second state matrix calculation part(120) calculates forward and reverse state matrices for parity bits. An information calculation part(130) decodes information bits using the state matrices for the input symbol. A parity calculation part(140) decodes parity bits using the state matrix for the parity bits. The information calculation part and the parity calculation part use an LLR algorithm.
Abstract translation: 目的：提供用于turbo解码的奇偶校验生成装置和MAP装置，通过以少量计算增加用于解码的信息量来提高解码性能。 构成：第一状态矩阵计算部分（110）获得输入符号的正向和反向状态矩阵。 第二状态矩阵计算部分（120）计算奇偶校验位的正向和反向状态矩阵。 信息计算部分（130）使用输入符号的状态矩阵对信息比特进行解码。 奇偶校验计算部分（140）使用奇偶校验位的状态矩阵对奇偶校验位进行解码。 信息计算部和奇偶运算部使用LLR算法。
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Patent Agency Ranking
公开(公告)号：KR1020110070742A
公开(公告)日：2011-06-24
申请号：KR1020100057034
申请日：2010-06-16
Applicant: 한국전자통신연구원
Abstract: PURPOSE: A configuration memory device in the FPGA(Field Programmable Gate Array) and a router system using the same are provided to improve the FPGA performance by making the data between elements rapidly transfer. CONSTITUTION: A selecting part(210) selects a first outer unit or a storage(230), and receives data. The register(220) stores the input data received from the selecting part. The storage stores the data received from the register. The IO(Input/Output) part(240) controls the data transceiving between the register and a second outer unit. The selecting part is implemented by using the MUX. A first switch part(260) controls the connection between the selecting part and the storage.
Abstract translation: 目的：提供FPGA（现场可编程门阵列）中的配置存储器件和使用其的路由器系统，通过使元件之间的数据快速传输来提高FPGA性能。 构成：选择部（210）选择第一外单元或存储（230），并接收数据。 寄存器（220）存储从选择部件接收到的输入数据。 存储器存储从寄存器接收到的数据。 IO（输入/输出）部分（240）控制寄存器和第二外部单元之间的数据收发。 选择部分通过使用MUX来实现。 第一开关部分（260）控制选择部分和存储器之间的连接。
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公开(公告)号：KR1020100070736A
公开(公告)日：2010-06-28
申请号：KR1020080129420
申请日：2008-12-18
Applicant: 한국전자통신연구원
CPC classification number: H04N19/88 , H04N19/176 , H04N19/182
Abstract: PURPOSE: A pixel interleaving method of a dispersion video codec is provided to distribute and transmit continuous errors included in information which is transmitted from an encoder of a distribution video codec. CONSTITUTION: A difference image composed of the difference between an original image and a previous image is divided into blocks(S310). The total sum of burst errors about each divided block is obtained(S320). A table is generated. A block in which the burst errors are largest and a block in which burst errors are smallest are selected from the table(S330). Two blocks of the original image using information of the selected block are randomly interleaved.
Abstract translation: 目的：提供分散视频编解码器的像素交错方法，以分发和发送包含在从分发视频编解码器的编码器发送的信息中的连续错误。 构成：由原始图像和先前图像之间的差组成的差分图像被划分成块（S310）。 获得关于每个分块的突发错误的总和（S320）。 生成表。 从表中选择突发错误最大的块和突发错误最小的块（S330）。 使用所选块的信息的原始图像的两个块是随机交错的。
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公开(公告)号：KR1020100050005A
公开(公告)日：2010-05-13
申请号：KR1020080109081
申请日：2008-11-04
Applicant: 한국전자통신연구원 , 전남대학교산학협력단
CPC classification number: G06T5/002 , G06T5/20 , G06T2207/20012 , G06T2207/20192
Abstract: PURPOSE: An anisotropy spreading method based on the directionality of an edge obtaining the image of the high quality and an apparatus thereof are provided to preserve the edge indicating the feature of an image and remove the noise. CONSTITUTION: A comparison unit(140) compares a predetermined threshold value and calculated strength value. If the intensity is greater than the critical value, an edge maintaining unit(150) presently decides the current pixel of the image. A noise removing unit(160) decides the intensity pixel of image with the domain which is not edge.
Abstract translation: 目的：提供基于获得高质量图像的边缘的方向性的各向异性扩展方法及其装置来保留指示图像的特征的边缘并消除噪声。 构成：比较单元（140）比较预定阈值和计算强度值。 如果强度大于临界值，则边缘保持单元（150）当前决定图像的当前像素。 噪声去除单元（160）以不是边缘的域来决定图像的强度像素。
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39.发明授权다중 복호기 시스템에서의 리소스 공유 스케줄 제어 장치및 그 장치에서의 리소스 공유 스케줄 제어 방법 失效用于控制包括多个多媒体解码器的资源共享时间表的装置和用于控制用于控制资源共享的时间表的装置中的资源共享的调度方法
公开(公告)号：KR100948597B1
公开(公告)日：2010-03-24
申请号：KR1020070132319
申请日：2007-12-17
Applicant: 한국전자통신연구원
IPC: H04L12/771 , G06F9/50
CPC classification number: G06F9/5011 , G06F2209/5014
Abstract: 리소스들로 이루어진 다중 복호기를 갖는 다중 복호기 시스템에서의 상기 리소스들을 제어하는 리소스 공유 스케줄 장치는, 상기 리소스들의 상태 정보 및 상기 리소스들의 공유 스케줄 제어에 필요한 정보들을 저장하는 저장부; 및 임의의 소스 리소스에서 타겟 리소스 할당을 요청하면, 상기 타겟 리소스를 할당하여 상기 소스 리소스에 상기 타겟 리소스의 정보를 출력하고, 상기 리소스들의 상태를 갱신하는 제어기를 포함하여 상기 다중 복호기 간의 리소스를 공유하기 위해 상기 리소스들과 양방향으로 연결되어 리소스 공유 스케줄을 제어함으로써 전체적인 복호 시간을 단축할 수 있고, 리소스 사용 스케줄을 최적화할 수 있다.
NoC(Network on Chip), 다중 복호기, 리소스(또는 모듈), 리소스 공유 스케줄 제어 장치, 소스 리소스, 타겟 리소스, 리소스 상태, 예약 상태.-
公开(公告)号：KR1020080052354A
公开(公告)日：2008-06-11
申请号：KR1020070102232
申请日：2007-10-10
Applicant: 한국전자통신연구원
IPC: H04N19/51
CPC classification number: H04N19/159 , H04N19/176 , H04N19/186
Abstract: An apparatus for controlling an intra mode decoding output, a method therefor, and an intra mode decoding system using the same are provided to enhance transmission efficiency by removing redundant data in case of a prediction mode in which data redundancy exists in an intra prediction result for a decoding unit region according to a characteristic of an intra prediction mode. An input unit(111) receives a prediction result from an intra mode decoder. An output control unit(112) outputs a corresponding prediction result inputted through the input unit per decoding unit region to the outside. The output control unit removes data redundancy on the basis of a corresponding intra prediction characteristic, and outputs the corresponding prediction result.
Abstract translation: 提供了一种用于控制帧内模式解码输出的装置及其方法，以及使用该装置的帧内模式解码系统，通过在帧内预测结果中存在数据冗余的预测模式的情况下，通过去除冗余数据来提高传输效率， 根据帧内预测模式的特性的解码单元区域。 输入单元（111）从帧内模式解码器接收预测结果。 输出控制单元（112）将通过每个解码单元区域的输入单元输入的相应预测结果输出到外部。 输出控制单元根据相应的帧内预测特性去除数据冗余，并输出相应的预测结果。
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