公开(公告)号：GB2507018B

公开(公告)日：2020-04-22

申请号：GB201402142

申请日：2011-09-26

Applicant: INTEL CORP

Inventor： ELMOUSTAPHA OULD-AHMED-VALL ,  KSHITIJ A DOSHI ,  SULEYMAN SAIR ,  CHARLES R YOUNT

IPC: G06F9/30 ,  G06F9/312 ,  G06F9/345

公开(公告)号：GB2508533B

公开(公告)日：2020-01-01

申请号：GB201402493

申请日：2011-09-26

Applicant: INTEL CORP

Inventor： ELMOUSTAPHA OULD-AHMED-VALL ,  KSHITIJ A DOSHI ,  CHARLES R YOUNT ,  SULEYMAN SAIR

IPC: G06F9/38 ,  G06F9/06

公开(公告)号：BR112015029810A8

公开(公告)日：2019-12-24

申请号：BR112015029810

申请日：2014-06-17

Applicant: INTEL CORP

Inventor： ELMOUSTAPHA OULD-AHMED-VALL ,  ROBERT VALENTINE

IPC: G06F9/06 ,  G06F9/30

Abstract: “aparelho e método para reverter e permutar bits em um registro de máscara” trata-se de um aparelho e método para realizar uma reversão de bit e permutação em valores de máscara. por exemplo, um processador é descrito para executar uma instrução a fim de realizar as operações de: ler uma pluralidade de bits de máscara armazenada em um registro de máscara de fonte, em que os bits de máscara são associados aos elementos de dados de vetor de um registro de vetor; e realizar uma operação de reversão de bit para copiar cada bit de máscara de um registro de máscara de fonte para um registro de máscara de destinação, em que a operação de reversão de bit faz com que os bits do registro de máscara de fonte sejam revertidos dentro do registro de máscara de destinação resultando em uma imagem espelhada simétrica da disposição de bit original.

公开(公告)号：BR112017010988A2

公开(公告)日：2018-02-14

申请号：BR112017010988

申请日：2015-11-23

Applicant: INTEL CORP

Inventor： BRET L TOLL ,  ELMOUSTAPHA OULD-AHMED-VALL ,  JESUS CORBAL SAN ADRIAN ,  MARK J CHARNEY ,  MILIND B GIRKAR ,  ROBERT VALENTINE

IPC: G06F9/30

Abstract: ?instrução e lógica para realizar uma adição de palavra dupla/palavra quádrupla saturada de vetor? em diversas modalidades, as extensões de vetor para uma arquitetura de conjunto de instruções incluem instruções para realizar adições de número inteiro com sinal e sem sinal saturadas. em uma modalidade, uma adição de número inteiro com saturação com sinal de vetor é fornecida. em uma modalidade, uma adição de número inteiro sem sinal de vetor com saturação sem sinal é fornecida. em uma modalidade, números inteiros de palavra dupla e palavra quádrupla empacotados são suportados tanto para instruções com sinal quanto sem sinal.

公开(公告)号：BR112017010075A2

公开(公告)日：2018-02-14

申请号：BR112017010075

申请日：2015-10-14

Applicant: INTEL CORP

Inventor： ARNOLD KERRY EVANS ,  ELMOUSTAPHA OULD-AHMED-VALL

IPC: G06F15/00

Abstract: ?processadores, métodos, sistemas e instruções de ajuste de coordenada de morton? trata-se de um processador que inclui uma unidade de decodificação para decodificar uma instrução que deve indicar um operando de dados empacotados de origem para incluir coordenadas de morton, uma dimensionalidade de um espaço multidimensional que tem pontos aos quais as coordenadas de morton devem ser mapeadas, uma dada dimensão do espaço multidimensional, e um destino. a unidade de execução é acoplada com a unidade de decodificação. a unidade de execução, em resposta à unidade de decodificação que decodifica a instrução, armazena um operando de dados empacotados de resultado no destino. o operando resultante deve incluir coordenadas de morton que são, cada uma, correspondentes a uma coordenada diferente das coordenadas de morton do operando fonte. as coordenadas de morton do operando resultante devem ser mapeadas para os pontos no espaço multidimensional que diferem dos pontos aos quais as coordenadas de morton correspondentes do operando fonte devem ser mapeadas por uma alteração fixa na dada dimensão.

公开(公告)号：BR112017011104A2

公开(公告)日：2017-12-26

申请号：BR112017011104

申请日：2015-11-24

Applicant: INTEL CORP

Inventor： CHENG WANG ,  CHRISTOPHER J HUGHES ,  ELMOUSTAPHA OULD-AHMED-VALL ,  HIDEKI IDO ,  MILIND B GIRKAR ,  ROBERT VALENTINE ,  YOUFENG WU

IPC: G06F9/30

Abstract: ?sistemas, aparelhos e métodos para execução de especulação de dados? são descritos sistemas, métodos e aparelhos para execução de especulação de dados (dsx). em algumas modalidades, um aparelho de hardware para realizar dsx compreende um decodificador de hardware para decodificar uma instrução, em, que a instrução inclui um código de operação e um operando para armazenar uma porção de um endereço de fallback, hardware de execução para executar a instrução decodificada para iniciar uma região de execução especulativa de dados (dsx) por meio da ativação de hardware de rastreamento de dsx para rastrear acessos de memória especulativa e para detectar violações de ordenamento na região de dsx, e armazenar o endereço de fallback.

公开(公告)号：GB2511198B

公开(公告)日：2016-06-01

申请号：GB201323062

申请日：2013-12-27

Applicant: INTEL CORP

Inventor： TAL ULIEL ,  ELMOUSTAPHA OULD-AHMED-VALL ,  BRET L TOLL

IPC: G06F9/30 ,  G06F9/38 ,  G06F15/80

Abstract: A processing device to provide vectorization of conditional loops includes vector physical registers to store a source vector having a first plurality of n data fields, and a destination vector comprising a second plurality of data fields corresponding to the first plurality of data fields, wherein each of the second plurality of data fields corresponds to a mask value in a vector conditions mask. The processing device includes a decode stage to decode a first processor instruction specifying a vector expand operation and a data partition size, and execution units to set elements of the source vector to n count values, obtain a decisions vector, generate the vector conditions mask according to the decisions vector, and copy data from consecutive vector elements in the source vector, into unmasked vector elements of the destination vector, without copying data from the source vector into masked vector elements of the destination vector.

公开(公告)号：IN953CH2014A

公开(公告)日：2015-05-08

申请号：IN953CH2014

申请日：2014-02-25

Applicant: INTEL CORP

Inventor： ELMOUSTAPHA OULD-AHMED-VALL ,  ROBERT VALENTINE

IPC: G06C20060101

Abstract: Embodiments of systems, methods and apparatuses for execution a NAME instruction are described. The execution of a VPBZHI causes, on a per data element basis of a second source, a zeroing of bits higher (more significant) than a starting point in the data element. The starting point is defined by the contents of a data element in a first source. The resultant data elements are stored in a corresponding data element position of a destination.