公开(公告)号：JP2017079078A

公开(公告)日：2017-04-27

申请号：JP2016237947

申请日：2016-12-07

Applicant: インテル コーポレイション ,  Intel Corp ,  インテル コーポレイション

Inventor： ROBERT C VALENTINE ,  JESUS CORBAL SAN ADRIAN ,  ROGER ESPASA SANS ,  ROBERT D CAVIN ,  BRET L TOLL ,  SANTIAGO GALAN DURAN ,  JEFFREY G WIEDEMEIER ,  SRIDHAR SAMUDRALA ,  MILIND BABURAO GIRKAR ,  EDWARD THOMAS GROCHOWSKI ,  JONATHAN CANNON HALL ,  DENNIS R BRADFORD ,  ELMOUSTAPHA OULD-AHMED-VALL ,  JAMES C ABEL ,  MARK CHARNEY ,  SETH ABRAHAM ,  SULEYMAN SAIR ,  ANDREW THOMAS FORSYTH ,  CHARLES YOUNT ,  LISA WU

IPC: G06F9/355 ,  G06F9/30 ,  G06F9/318

CPC classification number: G06F9/30181 ,  G06F9/3001 ,  G06F9/30014 ,  G06F9/30018 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/30047 ,  G06F9/30145 ,  G06F9/30149 ,  G06F9/30185 ,  G06F9/30192 ,  G06F9/34

Abstract: 【課題】ベクトルフレンドリ命令フォーマット及びその実行を提供する。【解決手段】命令セットは、ベクトルフレンドリ命令フォーマットを含む。ベクトルフレンドリ命令フォーマットは、ベース処理フィールド、モディファイアフィールド、拡張処理フィールド及びデータ要素幅フィールドを含む複数のフィールドを有する。第1命令フォーマットは、ベース処理フィールド、モディファイアフィールド、拡張処理フィールド及びデータ要素幅フィールドに異なる値を配置することによって、異なるバージョンのベース処理と異なる拡張処理とをサポートする。異なる値の1つのみが、命令ストリームにおける第1命令フォーマットの命令の各出現に対してベース処理フィールド、モディファイアフィールド、拡張処理フィールド及びデータ要素幅フィールドの各々に配置可能である。【選択図】図2A

公开(公告)号：GB2577943A

公开(公告)日：2020-04-15

申请号：GB201816774

申请日：2013-09-27

Applicant: INTEL CORP

Inventor： JESUS CORBAL SAN ADRIAN ,  BRET L TOLL ,  ROBERT C VALENTINE ,  JEFFREY G WIEDEMEIER ,  SRIDHAR SAMUDRALA ,  MILIND BABURAO GIRKAR ,  ANDREW THOMAS FORSYTH ,  ELMOUSTAPHA OULD-AHMED-VALL ,  DENNIS R BRADFORD ,  LISA K WU

IPC: G06F9/30

Abstract: A blend instruction is performed on a first plurality of elements A0-A15 stored in a first 512 bit source vector register and a second plurality of elements B0-B15 stored in a second 512 bit vector register. Each value in the first plurality of elements has a corresponding value in the second plurality of elements and a corresponding predicate data bit in a mask, wherein the mask bit controls which of the source vector elements is written to the destination vector register. The blend operation is performed by a chip comprising a first processor, second processor, a graphics processor and an integrated memory controller.

公开(公告)号：GB2502754B

公开(公告)日：2020-09-02

申请号：GB201316934

申请日：2011-12-12

Applicant: INTEL CORP

Inventor： JESUS CORBAL SAN ADRIAN ,  BRET L TOLL ,  ROBERT C VALENTINE ,  MILIND BABURAO GIRKAR ,  ANDREW THOMAS FORSYTH ,  GEORGE Z CHRYSOS ,  EDWARD THOMAS GROCHOWSKI ,  DENNIS R BRADFORD ,  LISA K WU ,  ELMOUSTAPHA OULD-AHMED-VALL

IPC: G06F9/30 ,  G06F9/312 ,  G06F9/32 ,  G06F9/38

Abstract: Embodiments of systems, apparatuses, and methods for performing a jump instruction in a computer processor are described. In some embodiments, the execution of a blend instruction causes a conditional jump to an address of a target instruction when all of bits of a writemask are zero, wherein the address of the target instruction is calculated using an instruction pointer of the instruction and the relative offset.

公开(公告)号：BR112015030098A2

公开(公告)日：2017-07-25

申请号：BR112015030098

申请日：2014-06-17

Applicant: INTEL CORP

Inventor： BRET L TOLL ,  BUFORD M GUY ,  MISHALI NAIK ,  RONAK SINGHAL

IPC: G06F9/06 ,  G06F9/30

Abstract: “métodos, sistemas e instruções de processadores de predicação de elemento de dados compactados” trata-se de um processador que inclui um primeiro modo no qual o processador não deve usar mascaramento de operação de dados compactados e um segundo modo no qual o processador deve usar mascaramento de operação de dados compactados. uma unidade de decodificação para decodificar uma instrução de dados compactados não mascarada para uma determinada operação de dados compactados no primeiro modo e para decodificar uma instrução de dados compactados mascarada para uma versão mascarada da determinada operação de dados compactados no segundo modo. as instruções têm um mesmo comprimento de instrução. a instrução mascarada tem bit(s) para especificar uma máscara. a(s) unidade(s) de execução são acopladas à unidade de decodificação. a(s) unidade(s) de execução, em resposta à unidade de decodificação que decodifica a instrução não mascarada no primeiro modo, deve(devem) realizar a determinada operação de dados compactados. a(s) unidade(s) de execução, em resposta à unidade de decodificação que decodifica a instrução mascarada no segundo modo, deve(devem) realizar a versão mascarada da certa operação de dados compactados.

公开(公告)号：GB2514236B

公开(公告)日：2017-02-15

申请号：GB201404549

申请日：2014-03-14

Applicant: INTEL CORP

Inventor： ELIERZER WEISSMANN ,  RINAT RAPPOPORT ,  MICHAEL MISHAELI ,  HISHAM SHAFI ,  ORON LENZ ,  JASON W BRANDT ,  STEPHEN A FISCHER ,  BRET L TOLL ,  INDER M SODHI ,  ALON NAVEH ,  GANAPATI SPRINIVASA ,  ASHISH CHOUBAL ,  SCOTT D HAHN ,  DAVID A KOUFATY ,  RUSSEL J FENGER ,  GAURAV KHANNA ,  EUGENE GORBATOV ,  MISHALI NAIK ,  ANDREW J HERDRICH ,  ABIRAMI PRABHAKARAN ,  SANJEEV JAHAGIRDAR ,  PAUL BRETT ,  PAOLO NARVAEZ ,  ANDREW D HENROID ,  DHEERAJ R SUBBAREDDY

IPC: G06F9/50 ,  G06F1/32

Abstract: A heterogeneous processor architecture and a method of booting a heterogeneous processor is described. A processor according to one embodiment comprises: a set of large physical processor cores; a set of small physical processor cores having relatively lower performance processing capabilities and relatively lower power usage relative to the large physical processor cores; and a package unit, to enable a bootstrap processor. The bootstrap processor initializes the homogeneous physical processor cores, while the heterogeneous processor presents the appearance of a homogeneous processor to a system firmware interface.

公开(公告)号：GB2547769B

公开(公告)日：2018-04-25

申请号：GB201700245

申请日：2014-03-14

Applicant: INTEL CORP

Inventor： ELIERZER WEISSMANN ,  RINAT RAPPOPORT ,  MICHAEL MISHAELI ,  HISHAM SHAFI ,  ORON LENZ ,  JASON W BRANDT ,  STEPHEN A FISCHER ,  BRET L TOLL ,  INDER M SODHI ,  ALON NAVEH ,  GANAPATI SRINIVASA ,  ASHISH CHOUBAL ,  SCOTT D HAHN ,  DAVID A KOUFATY ,  RUSSEL J FENGER ,  GAURAV KHANNA ,  EUGENE GORBATOV ,  MISHALI NAIK ,  ANDREW J HERDRICH ,  ABIRAMI PRABHAKARAN ,  SANJEEV JAHAGIRDAR ,  PAUL BRETT ,  PAOLO NARVAEZ ,  ANDREW D HENROID ,  DHEERAJ R SUBBAREDDY

IPC: G06F9/50 ,  G06F1/32

Abstract: A heterogeneous processor architecture and a method of booting a heterogeneous processor is described. A processor according to one embodiment comprises: a set of large physical processor cores; a set of small physical processor cores having relatively lower performance processing capabilities and relatively lower power usage relative to the large physical processor cores; and a package unit, to enable a bootstrap processor. The bootstrap processor initializes the homogeneous physical processor cores, while the heterogeneous processor presents the appearance of a homogeneous processor to a system firmware interface.

公开(公告)号：BR112017010988A2

公开(公告)日：2018-02-14

申请号：BR112017010988

申请日：2015-11-23

Applicant: INTEL CORP

Inventor： BRET L TOLL ,  ELMOUSTAPHA OULD-AHMED-VALL ,  JESUS CORBAL SAN ADRIAN ,  MARK J CHARNEY ,  MILIND B GIRKAR ,  ROBERT VALENTINE

IPC: G06F9/30

Abstract: ?instrução e lógica para realizar uma adição de palavra dupla/palavra quádrupla saturada de vetor? em diversas modalidades, as extensões de vetor para uma arquitetura de conjunto de instruções incluem instruções para realizar adições de número inteiro com sinal e sem sinal saturadas. em uma modalidade, uma adição de número inteiro com saturação com sinal de vetor é fornecida. em uma modalidade, uma adição de número inteiro sem sinal de vetor com saturação sem sinal é fornecida. em uma modalidade, números inteiros de palavra dupla e palavra quádrupla empacotados são suportados tanto para instruções com sinal quanto sem sinal.

公开(公告)号：GB2511198B

公开(公告)日：2016-06-01

申请号：GB201323062

申请日：2013-12-27

Applicant: INTEL CORP

Inventor： TAL ULIEL ,  ELMOUSTAPHA OULD-AHMED-VALL ,  BRET L TOLL

IPC: G06F9/30 ,  G06F9/38 ,  G06F15/80

Abstract: A processing device to provide vectorization of conditional loops includes vector physical registers to store a source vector having a first plurality of n data fields, and a destination vector comprising a second plurality of data fields corresponding to the first plurality of data fields, wherein each of the second plurality of data fields corresponds to a mask value in a vector conditions mask. The processing device includes a decode stage to decode a first processor instruction specifying a vector expand operation and a data partition size, and execution units to set elements of the source vector to n count values, obtain a decisions vector, generate the vector conditions mask according to the decisions vector, and copy data from consecutive vector elements in the source vector, into unmasked vector elements of the destination vector, without copying data from the source vector into masked vector elements of the destination vector.

公开(公告)号：HK1039664B

公开(公告)日：2008-03-28

申请号：HK02101099

申请日：2002-02-15

Applicant: INTEL CORP

Inventor： BRET L TOLL ,  ALAN B KYKER ,  STEPHEN H GUNTHER

IPC: G06F20060101 ,  G06F1/32

公开(公告)号：BRPI1005543B1

公开(公告)日：2020-10-06

申请号：BRPI1005543

申请日：2010-12-22

Applicant: INTEL CORP

Inventor： ALEXANDRE J FARCY ,  BRET L TOLL ,  ERDINC OZTURK ,  GILBERT M WOLRICH ,  JAMES D GUILFORD ,  MARTIN G DIXON ,  MARK C DAVID ,  MAXIM LOKTYUKHIM ,  SEAN P MIRKES ,  VINODH GOPAL ,  WAJDI F FEGHALI

IPC: G06F9/315

Abstract: instruções de rotação que completam a execução sem a leitura do flag de transporte. a presente invenção refere-se a um método de um aspecto pode incluir o recebimento de uma instrução de rotação. a instrução de rotação pode indicar um operando fonte e uma quantidade de rotação. um resultado pode ser armazenado em um operando de destino indicado pela instrução de rotação. o resultado pode ter o operando fonte tendo execução da instrução de rotação pela quantidade de rotação. a execução da instrução de rotação pode ser concluída sem a leitura de um flag de transporte.