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公开(公告)号：KR1020170045542A
公开(公告)日：2017-04-27
申请号：KR1020150145209
申请日：2015-10-19
Applicant: 삼성전자주식회사
CPC classification number: H03K5/1534 , G01R31/00 , H01L27/11803 , H01L28/00 , H01L2027/11881 , H03K19/21 , H04L1/00 , H04L7/0037 , H04L7/0087
Abstract: 에지검출기는차동신호생성부, 감지증폭부및 래치를포함한다. 차동신호생성부는입력신호를지연시켜제1 차동신호를생성하고, 입력신호를반전시켜제2 차동신호를생성한다. 감지증폭부는테스트클럭신호의상승에지에서제1 및제2 차동신호들의차이를증폭하여양성증폭신호및 음성증폭신호를생성하고, 테스트클럭신호의하강에지에서양성및 음성증폭신호들을초기화한다. 래치는양성및 음성증폭신호들에기초하여입력신호의에지정보에상응하는에지신호를생성한다.
Abstract translation: 边缘检测器包括差分信号发生器，读出放大器和锁存器。 差分信号发生器通过延迟输入信号来产生第一差分信号，并且使输入信号反相以产生第二差分信号。 读出放大器在测试时钟信号的上升沿放大第一和第二差分信号的差值，以产生正放大信号和负放大信号，并在测试时钟信号的下降沿初始化正和负放大信号。 锁存器基于正和负放大信号生成对应于输入信号的边缘信息的边缘信号。
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公开(公告)号：KR101591338B1
公开(公告)日：2016-02-19
申请号：KR1020090026948
申请日：2009-03-30
Applicant: 삼성전자주식회사 , 고려대학교 산학협력단
CPC classification number: H03L7/23 , H03L7/085 , H03L7/0991 , H03L7/1075 , H03L2207/06 , H03L2207/50
Abstract: 본발명은롱 텀지터를최소한으로할 뿐만아니라다이내믹레인지를높이기위해출력되는클럭신호의위상도선택할수 있는클럭발생기를개시(disclose)한다. 상기클럭발생기는저주파수의기준클럭신호를이용하여고주파수의클럭신호를생성하며, 제어장치, 디지털위상고정루프회로, 차지펌프위상고정루프회로및 분주기를구비한다. 상기제어장치는상기기준클럭신호및 곱셈인자에응답하여분주인자및 제1내부클럭신호를생성한다. 상기디지털위상고정루프회로는상기기준클럭신호, 상기분주인자및 상기제1내부클럭신호에응답하여제2내부클럭신호를생성한다. 상기차지펌프위상고정루프회로는상기제2내부클럭신호를이용하여복수개의제3내부클럭신호를생성한다. 상기분주기는위상선택신호, 상기분주인자및 상기제3내부클럭신호에응답하여상기클럭신호를생성한다.
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公开(公告)号：KR1020140094095A
公开(公告)日：2014-07-30
申请号：KR1020130006317
申请日：2013-01-21
Applicant: 삼성전자주식회사
Abstract: A temperature controlled oscillator comprises an oscillation part and a filter part. The oscillation part generates at least one reference voltage based on a supply voltage and a ground voltage and generates an oscillation signal having the cycle changed according to the change in the temperature based on a filter voltage and at least one reference voltage. The filter part generates the filter voltage based on the oscillation signal. The filter part comprises an on-chip metal resistor and a capacitor. The on-chip metal resistor has a first end connected with a first node and has the resistance value linearly changed according to the temperature change. The capacitor has a first end connected with a first node and provides the filter voltage by being charged or discharged based on the oscillation signal.
Abstract translation: 温度控制振荡器包括振荡部分和过滤器部分。 所述振荡部基于电源电压和接地电压产生至少一个基准电压，并且基于滤波电压和至少一个基准电压产生具有根据所述温度变化而变化的所述周期的振荡信号。 滤波器部分基于振荡信号产生滤波电压。 滤波器部分包括片上金属电阻器和电容器。 片上金属电阻器具有与第一节点连接的第一端，并且根据温度变化具有线性改变的电阻值。 电容器具有与第一节点连接的第一端，并且基于振荡信号通过充电或放电来提供滤波器电压。
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公开(公告)号：KR1020140090455A
公开(公告)日：2014-07-17
申请号：KR1020130002535
申请日：2013-01-09
Applicant: 삼성전자주식회사
CPC classification number: H03L7/093 , H03L7/0895
Abstract: The present invention relates to a phase locked loop circuit. The phase locked loop circuit according to the present invention includes a bang bang phase frequency detector which receives a reference signal and a feedback signal, detects a phase difference between the reference signal and the feedback signal, and outputs a detection signal; an analog to digital mixed filter which receives the detection signal and outputs a control signal based on the received detection signal; a voltage controlled oscillator which outputs an output signal in response to the control signal; and a divider which outputs a feedback signal by dividing the output signal by 1/n.
Abstract translation: 本发明涉及一种锁相环电路。 根据本发明的锁相环电路包括接收参考信号和反馈信号的爆轰相位频率检测器，检测参考信号和反馈信号之间的相位差，并输出检测信号; 模拟数字混合滤波器，其接收检测信号并基于接收到的检测信号输出控制信号; 压控振荡器，其响应于所述控制信号输出输出信号; 以及通过将输出信号除以1 / n来输出反馈信号的分频器。
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Patent Agency Ranking
公开(公告)号：KR1020130086405A
公开(公告)日：2013-08-02
申请号：KR1020120007129
申请日：2012-01-25
Applicant: 삼성전자주식회사
CPC classification number: H03B19/00 , H03L7/00 , H03L7/099 , H03L7/16 , H03L2207/50
Abstract: PURPOSE: A dither control circuit and devices having the same are provided to facilitate a clock signal generation device that increase a frequency resolution of a digitally controlled oscillator (DCO) by using an output signal of an accumulator. CONSTITUTION: A dither control circuit (20A) includes a pseudo random number generator (21) and a dither circuit (22A). The pseudo random number generator includes a linear feedback shift register (LFSR) that generates a pseudo random number sequence in response to a frequency-divided clock signal; and a bit inversion control circuit that inverts and outputs at least one output bit per period of the LFSR. The dither circuit dithers an input digital code by using the at least one output bit of the pseudo random number sequence and outputs a dithered digital code. The dither circuit outputs a digital code corresponding to a sum of or a difference between the input digital code and the input digital code as the dithered digital code based on the at least one output bit.
Abstract translation: 目的：提供抖动控制电路及其装置，以便于通过使用累加器的输出信号来增加数字控制振荡器（DCO）的频率分辨率的时钟信号发生装置。 构成：抖动控制电路（20A）包括伪随机数发生器（21）和抖动电路（22A）。 伪随机数发生器包括响应于分频时钟信号产生伪随机数序列的线性反馈移位寄存器（LFSR）; 以及位反转控制电路，其反转并输出每个LFSR的每个周期的至少一个输出位。 抖动电路通过使用伪随机数序列的至少一个输出位来抖动输入数字码，并输出抖动数字码。 抖动电路基于至少一个输出位，输出对应于输入数字码和输入数字码之和的差分的数字码作为抖动数字码。
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公开(公告)号：KR1020110105254A
公开(公告)日：2011-09-26
申请号：KR1020100024403
申请日：2010-03-18
Applicant: 삼성전자주식회사
CPC classification number: H03L7/093
Abstract: 본 발명은 위상 동기 루프 회로 및 이를 포함한 시스템을 공개한다. 이 장치는 발진 클럭과 기준 클럭의 위상 차에 따라 전하를 펌핑하는 전압 조절부와, 상기 전압 조절부의 전하 펌핑에 의해 레벨이 변화되는 주파수 제어 전압을 생성하는 루프 필터와, 상기 주파수 제어 전압에 대응하는 주파수를 갖는 상기 발진 클럭을 출력하는 전압 제어 발진기와, 상기 루프 필터에서 누설 전류가 발생하면 상기 누설 전류에 대응하는 보상 전류를 생성하고 상기 보상 전류에 의해 상기 누설 전류를 상쇄시키는 전류 제어 회로로 구성되어 있다.
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公开(公告)号：KR1020110105253A
公开(公告)日：2011-09-26
申请号：KR1020100024402
申请日：2010-03-18
Applicant: 삼성전자주식회사
CPC classification number: H03L7/095
Abstract: 본 발명은 위상 동기 루프 회로 및 이를 포함한 시스템를 공개한다. 이 장치는 기준 클럭에 동기되고 일정한 주파수를 갖는 출력 클럭을 생성하는 클럭 생성 회로와, 상기 기준 클럭 및 출력 클럭의 위상차가 제1 기준값 이내인 경우 락(lock) 상태로 판단하고, 상기 기준 클럭 및 출력 클럭의 위상차가 제2 기준값보다 큰 경우 언-락(un-lock) 상태로 판단하여 락 검출신호를 생성하는 락 검출기와, 상기 락 상태에서 상기 출력 클럭에 동기하여 내부 동작을 수행하는 내부회로로 구성되어 있다.
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公开(公告)号：KR1020100108757A
公开(公告)日：2010-10-08
申请号：KR1020090026948
申请日：2009-03-30
Applicant: 삼성전자주식회사 , 고려대학교 산학협력단
CPC classification number: H03L7/23 , H03L7/085 , H03L7/0991 , H03L7/1075 , H03L2207/06 , H03L2207/50
Abstract: PURPOSE: A clock generator with minimized long term jitter is provided to minimize the influence of jitter by using a digital phase locked loop circuit and a charge pump phase locked loop circuit in a cascade method. CONSTITUTION: A control apparatus(110) generates a division factor and a first internal clock signal in response to a reference clock signal and a multiplication factor. A digital phase-locked loop circuit(120) generates a second internal clock signal in response to the reference clock signal, the division factor, and the first internal clock signal.
Abstract translation: 目的：提供最小化长期抖动的时钟发生器，以通过级联方式使用数字锁相环电路和电荷泵锁相环电路来最小化抖动的影响。 构成：响应于参考时钟信号和乘法因子，控制装置（110）产生除法系数和第一内部时钟信号。 数字锁相环电路（120）响应于参考时钟信号，分频因子和第一内部时钟信号产生第二内部时钟信号。
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公开(公告)号：KR100840695B1
公开(公告)日：2008-06-24
申请号：KR1020060104830
申请日：2006-10-27
Applicant: 삼성전자주식회사
Inventor： 박재진
IPC: H03L7/093
CPC classification number: H03L7/093 , H03L7/0896 , H03L7/183
Abstract: 차치 펌프(charge pump)가 없는 위상 고정 루프(PLL, Phase Locked Loop)는 위상 주파수 검출기(PFD, Phase Frequency Detector) 및 루프 필터를 포함한다. 루프 필터는 풀업 저항(pull-up resistor), 상기 풀업 저항과 직렬로 연결된 풀다운 저항(pull-down resistor) 및 상기 풀업 저항과 상기 풀다운 저항의 연결 노드(coupling node)와 연결된 전기용량부(capacitance unit)를 포함하고, 상기 위상 주파수 검출기로부터 제1 제어 신호가 입력될 때 제공되는 제1 기준 전압을 입력받아 상기 풀업 저항과 상기 전기용량부에 의하여 형성된 패스(path)를 통하여 상기 전기용량부를 충전시키고, 상기 위상 주파수 검출기로부터 제2 제어 신호가 입력될 때 제공되는 상기 제1 기준 전압보다 낮은 제2 기준 전압을 입력받아 상기 풀다운 저항과 상기 전기용량부에 의하여 형성된 패스(path)를 통하여 상기 전기용량부를 방전시키며, 상기 충전된 또는 방전된 전기용량부를 기초로 생성된 제어 전압을 출력한다. 따라서 차치 펌프 없는 위상 고정 루프는 낮은 전압에서 동작가능하고 넓은 입력 범위의 제어 전압(a control voltage with a wide input range)을 가진다.
위상 고정 루프, 루프 필터
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