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公开(公告)号：KR100218246B1
公开(公告)日：1999-09-01
申请号：KR1019960031340
申请日：1996-07-29
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 본 발명은 상부 도전층과 하부 도전층을 전기적으로 연결하기 위한 접촉개구부의 제조방법에 관한 것이다. 본 발명에서는, 반도체 기판상에 형성된 하부 도전층상에 제1절연층을 침적한 뒤, 상기 제1절연층 전면을 소정 깊이로 식각한다. 이어서, 상기 식각된 제1절연층상에 제2절연층을 침적한 후 순차적으로 등방성 식각과 이방성 식각을 수행함으로써, 접촉개구부 형성시에 발생되는 보이드 및 끊어짐 문제를 해소할 수 있다.
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公开(公告)号：KR1019980079122A
公开(公告)日：1998-11-25
申请号：KR1019970016797
申请日：1997-04-30
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: 본 발명에 의한 돌출 구조물을 구비하는 반도체장치 및 그 제조방법에 관해 개시한다. 본 발명에 의한 반도체장치에서 게이트 적층물의 게이트 보호막 패턴의 측면은 소정의 길이 만큼 돌출되어 있다. 따라서 상기 게이트 보호막 패턴은 상기 게이트 적층물을 구성하는 다른 패턴들에 대해서 우산과 같은 역할을 한다. 상기 게이트 적층물의 측면에는 게이트 스페이서가 형성되어 있는데, 돌출부분에서의 두께는 돌출되지 않은 부분에서의 두께에 비해 얇다. 하지만, 돌출된 부분에서의 게이트 스페이서의 얇음을 상기 게이트 보호막 패턴의 측면 돌출로 보상할 수 있으므로, 결국, 본 발명에 의한 반도체장치에서 게이트 적층물의 측면에는 상, 하 등가 두께를 갖는 게이트 스페이서가 구비되어 있는 것이 된다. 따라서 게이트 스페이서의 상기 게이트 실리사이드층의 모서리 부분의 두께가 두꺼워져서 외부에서의 식각에 대한 상기 게이트 적층물의 내성 특히, 도전성을 갖는 부분의 내성이 강화된다. 이와 같은 게이트 적층물을 포함하는 층간절연막에는 상기 게이트 적층물의 도전성 부분의 노출을 방지하면서 충분히 낮은 콘택저항을 갖는 콘택홀을 형성할 수 있다.
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公开(公告)号：KR1019970018510A
公开(公告)日：1997-04-30
申请号：KR1019950031066
申请日：1995-09-21
Applicant: 삼성전자주식회사
Inventor： 송준의
IPC: H01L27/06
Abstract: 모스 트랜지스터와 바이폴라 트랜지스터를 함께 구비하는 바이 씨 모스 트랜지스터의 제조방법에 대해 기재되어 있다. 이는 반도체기판상에 게이트산화막 및 제1도전층을 형성하는 제1공정, 바이폴라 트랜지스터영역상의 상기 게이트산화막 및 제1도전층을 식각하여 기판이 드러나게 하는 제2공정, 결과물 전면에 제2 도전층을 형성하는 제3공정, 사진식각 공정에 의해 바이폴라 트랜지스터의 베이스영역 상의 제2도전층을 제거한 후, 불순물 이온을 주입하여 베이스영역을 형성하는 제4공정, 상기 제2 및 제1도전층을 도우프시킨 후, 패터닝하여 모스 트랜지스터의 게이트전극 및 바이폴라 트랜지스터의 베이스전극을 형성하는 제5공정, 상기 게이트전극 및 베이스전극의 측벽에 스페이서를 형성하는 제6공정, 결과물 전면에 층간절연막을 형성하는 제7공정, 및 반도체기판에 불순물을 이온주입하여 바이폴라 트랜지스터의 에미터영역을 형성하는 제8공정을 포함하여 이루 진다. 따라서, 베이스저항을 최소화할 수 있고, 바이폴라 트랜지스터의 고속동작을 실현할 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1019950021345A
公开(公告)日：1995-07-26
申请号：KR1019930031608
申请日：1993-12-30
Applicant: 삼성전자주식회사
Inventor： 송준의
IPC: H01L21/70
Abstract: 소포트 에러율을 개선함과 동시에 후속되는 와이어 본딩시 불량을 감소시키기 위한 반도체 장치 및 그의 제조방법이 개시한다. 적어도 하나 이상의 회로 소자가 형성되어 있는 반도체 기판사에는 상기 회로 소자를 선택적으로 노출시키는 개구부를 가지는 패시베이션 층이 형성되어 있다. 상기 패시베이션 층의 상부에는 각각 상기 본딩 패드를 노출시키며, 상기 패시베이션 층으로부터 멀어질수록 점차로 크기가 증가하여 전체적을 종횡비가 충분히 낮게되는 개구부를 갖는 다수의 고분자 물질층들이 형성되어 있다. 고분자 물질층들은 폴리이미드 층들로 구성될 수 있으며, 소프트 에러의 원인이 되는 알파 입자의 침투를 방지한다.
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公开(公告)号：KR1019940009357B1
公开(公告)日：1994-10-07
申请号：KR1019910005632
申请日：1991-04-09
Applicant: 삼성전자주식회사
IPC: H01L27/06
CPC classification number: H01L21/8249 , H01L27/0623 , Y10S148/009
Abstract: forming an ion implantation area for forming a low-concentration second conductive type first and third areas; forming an ion implantation area for forming the high concentration second conductive type fourth and sixth areas and a high concentration first conductive type fifth area between the fourth and sixth areas; forming the first and sixth areas by activating the impurity material of the areas; forming an epitaxial layer on the substrate; forming a low concentration second conductive type ion implantation area on the first and third epitaxial layer; forming the low concentration second conductive type ion implantation area on the fourth and sixth epitaxial areas; forming the low concentration second conductive type ion implantation area on the third and fifth epitaxial areas; and forming an ion implantation area to form an emitter/base area of a high/low voltage bipolar transistor; and activating the ion implation area and forming the electrode.
Abstract translation: 形成用于形成低浓度第二导电型第一和第三区域的离子注入区域; 形成用于形成高浓度第二导电类型第四和第六区域的离子注入区域和在第四和第六区域之间的高浓度第一导电类型第五区域; 通过激活区域的杂质材料形成第一和第六区域; 在衬底上形成外延层; 在所述第一和第三外延层上形成低浓度第二导电型离子注入区; 在第四和第六外延区域上形成低浓度第二导电型离子注入区域; 在所述第三和第五外延区域上形成所述低浓度第二导电型离子注入区域; 以及形成离子注入区以形成高/低压双极晶体管的发射极/基极区; 并激活离子注入区域并形成电极。
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公开(公告)号：KR1019940001258B1
公开(公告)日：1994-02-18
申请号：KR1019910012551
申请日：1991-07-22
Applicant: 삼성전자주식회사
Inventor： 송준의
IPC: H01L27/00
Abstract: The fabrication process includes; a front-end process forming a well area, a buried area, and a field oxide layer on a substrate (21); a first deposition process forming a first poly silicon layer (43); an etching process etching the first poly silicon layer (43) and the oxide layer (41); a second deposition process forming a second poly silicon layer (53); a photo etching process etching the second poly silicon layer (53) and the first poly silicon layer (43); a dry etching process treating the damaged surface of the first second poly silicon layers (43,53).
Abstract translation: 制造工艺包括： 在基板（21）上形成阱区的前端工艺，掩埋区和场氧化物层; 形成第一多晶硅层（43）的第一沉积工艺; 蚀刻工艺蚀刻第一多晶硅层（43）和氧化物层（41）; 形成第二多晶硅层（53）的第二沉积工艺; 蚀刻第二多晶硅层（53）和第一多晶硅层（43）的光蚀刻工艺; 处理第一第二多晶硅层（43,43）的受损表面的干蚀刻工艺。
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公开(公告)号：KR1019930009130A
公开(公告)日：1993-05-22
申请号：KR1019910018320
申请日：1991-10-17
Applicant: 삼성전자주식회사
IPC: H01L21/335
Abstract: 본 잘명은 반도체 메모리장치의 제조방법으로 게이트전극패턴 측벽에 스페이서를 형성하는 방법에 있어서, 실리콘 기판위에 소자분리공정과 게이트전극패턴을 형성하는 통상의 반도체 제조공정에 이어서, 상기 구조물 전면을 열산화시키는 공정과 이어서, 박막의 식각 저지층을 적층 형성시키는 공정, 계속해서 절연막을 침적시킨 다음. 상기 절연막을 이방성식각하여 게이트전극패턴 측벽에 스페이서를 형성시키는 공정, 이어서, 상기 스페이서로부터 노출된 식각저지층을 제거하는 공정이 구비된 것을 특징으로 한다. 따라서 상술한 본 발명에 의하면 RIE에 의한 에치백 공정으로 게이트전극패턴 측벽에 스페이서를 형성시, 식각저지층으로 액티브영역을 보호하여 손상을 방지함으로써 누설전류 및 전류이득의 선형성등 반도체 메모리소자에 미치는 문제점을 제거하여 반도체 메모리 장치의 신뢰성을 크게 높일 수 있다.
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