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公开(公告)号：KR1020120135089A
公开(公告)日：2012-12-12
申请号：KR1020120058814
申请日：2012-05-31
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L45/06 , H01L27/2409 , H01L45/1233 , H01L45/124 , H01L45/126 , H01L45/1273 , H01L45/143 , H01L45/144 , H01L45/148 , H01L45/1683 , H01L27/2481
Abstract: PURPOSE: A memory device and a manufacturing method thereof are provided to prevent damage to a mold layer by changing an upper layer region of a bottom electrode into a sacrificial layer which can facilitate etching. CONSTITUTION: A second mold insulating layer(160) is formed on a first mold insulating layer(140). Multiple opening parts are formed within the second mold insulating layer. Multiple bottom electrodes are formed by eliminating a part of multiple reserved electrodes. Multiple memory components are formed within the multiple opening parts. The multiple memory components are formed into variable resistance memory components.
Abstract translation: 目的：提供一种存储器件及其制造方法，以通过将底部电极的上层区域改变为可以促进蚀刻的牺牲层来防止对模具层的损坏。 构成：在第一模具绝缘层（140）上形成第二模具绝缘层（160）。 多个开口部分形成在第二模具绝缘层内。 通过消除多个保留电极的一部分来形成多个底部电极。 在多个开口部分内形成多个存储器部件。 多个存储器组件形成为可变电阻存储器组件。
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公开(公告)号：KR100437460B1
公开(公告)日：2004-06-23
申请号：KR1020010075867
申请日：2001-12-03
Applicant: 삼성전자주식회사
IPC: H01L21/60
CPC classification number: H01L24/13 , H01L24/03 , H01L24/05 , H01L24/11 , H01L2224/02166 , H01L2224/0401 , H01L2224/05073 , H01L2224/05093 , H01L2224/05096 , H01L2224/05552 , H01L2224/05556 , H01L2224/05624 , H01L2224/13099 , H01L2924/0001 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01014 , H01L2924/01029 , H01L2924/01033 , H01L2924/01074 , H01L2924/01082 , H01L2924/014 , H01L2924/14 , H01L2924/00014
Abstract: Devices that have bonding pads, and methods for fabricating the same. The bonding pads have two conductive layers, and an intermediate layer between them. The intermediate layer has a hybrid configuration of a relatively large conductive plate section, and a mixed plugs/mesh section. The plugs/mesh section has conductive portions interspersed with non-conducting portions, with features that are relatively small in size. The hybrid configuration achieves a proper balance between the plate section for the main electrical contact, and the plugs/mesh section for support and additional current density.
Abstract translation: 具有键合焊盘的器件及其制造方法。 键合焊盘具有两个导电层以及它们之间的中间层。 中间层具有较大导电板部分和混合塞/网部分的混合结构。 插头/网状部分具有散布有非导电部分的导电部分，其尺寸相对较小。 混合配置实现了主电触点的板部分与用于支撑和额外电流密度的插头/网格部分之间的适当平衡。
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公开(公告)号：KR100231101B1
公开(公告)日：1999-11-15
申请号：KR1019960048882
申请日：1996-10-26
Applicant: 삼성전자주식회사
IPC: H01L21/3205
Abstract: 본 발명은 단차가 서로 다른 부위에 접촉부 형성시 식각비율이 다른 식각속도 조절막을 사용하여 식각하여 높은 부위에 형성된 막질을 식각 가스로부터 보호하는 반도체 메모리 장치에 관한 것으로, 본 발명의 요지는 반도체 메모리 장치의 제조방법에 있어서, 실리콘 기판상에 한 개 이상의 제1도전층을 형성하는 과정과, 상기 제1도전층 상부표면에 제1층간절연막을 형성하는 과정과, 상기 제1층간절연막 상부표면에 제2도전층을 형성하는 과정과, 상기 제2도전층 상부표면에 식각속도 조절막을 형성하는 과정과, 상기 식각속도 조절막의 소정영역에 사진식각공정으로 상기 식각속도 조절막과 상기 제2도전층을 동시에 식각하는 과정과, 상기 식각속도 조절막 상부표면에 제2층간절연막을 형성하는 과정과, 상기 제2층간절연막의 소정영역에 사진식각� �정으로 접촉부를 형성하는 과정과, 상기 접촉부에 제3도전층을 침적하는 과정을 특징으로 하는 것이다.
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公开(公告)号：KR101904418B1
公开(公告)日：2018-10-05
申请号：KR1020120058814
申请日：2012-05-31
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L45/06 , H01L27/2409 , H01L45/1233 , H01L45/124 , H01L45/126 , H01L45/1273 , H01L45/143 , H01L45/144 , H01L45/148 , H01L45/1683
Abstract: 각각제1 몰드절연층으로부터돌출하는돌출영역(protruding region)을포함하는복수개의예비전극들을형성하는단계: 상기제1 몰드절연층상에제2 몰드절연층을형성하는단계; 상기제2 몰드절연층내에복수개의개구부부들(opening)을형성하고, 복수개의하부전극들을형성하도록상기복수개의예비전극들의적어도일부분을제거하는단계; 및상기복수개의개구부들내에복수개의메모리성분들(memory elements)을형성하는단계를포함하는메모리장치의제조방법과메모리장치가개시된다.
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公开(公告)号：KR100546299B1
公开(公告)日：2006-01-26
申请号：KR1019990039546
申请日：1999-09-15
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: 본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 플래시 메모리 소자 및 그 제조 방법에 관한 것이다. 본 발명에 의한 플래시 메모리 소자는, 종축 방향으로 신장된 액티브 영역에 형성된 드레인과 소스와, 드레인과 소스 사이의 채널 상에 형성된 플로팅 게이트와, 플로팅 게이트 상에 형성된 층간 유전막, 횡축 방향으로 신장된 워드 라인으로서의 콘트롤 게이트로 된 적층형 게이트와, 드레인과 소스 상에 자기 정합 콘택 방식으로 형성된 제1 비트 라인 콘택과 공통 소스 라인 콘택과, 제1 비트 라인 콘택과 연결된 상기 액티브 영역과 평행하는 방향으로 신장된 비트 라인과, 공통 소스 라인 콘택과 연결된 워드 라인과 평행하는 방향으로 신장된 공통 소스 라인을 구비하는 것을 특징으로 한다.
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Patent Agency Ranking
公开(公告)号：KR1020030045938A
公开(公告)日：2003-06-12
申请号：KR1020010075867
申请日：2001-12-03
Applicant: 삼성전자주식회사
IPC: H01L21/60
CPC classification number: H01L24/13 , H01L24/03 , H01L24/05 , H01L24/11 , H01L2224/02166 , H01L2224/0401 , H01L2224/05073 , H01L2224/05093 , H01L2224/05096 , H01L2224/05552 , H01L2224/05556 , H01L2224/05624 , H01L2224/13099 , H01L2924/0001 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01014 , H01L2924/01029 , H01L2924/01033 , H01L2924/01074 , H01L2924/01082 , H01L2924/014 , H01L2924/14 , H01L2924/00014
Abstract: PURPOSE: A semiconductor device having a bonding pad and a fabricating method thereof are provided to prevent the exposure of an inter-metal dielectric layer by inserting the second conductive plug between a center portion of the first metal pad and a center portion of the second metal. CONSTITUTION: The first metal pad(55a) is formed on an upper surface of a semiconductor substrate. An inter-metal dielectric layer is formed on a front surface of the semiconductor substrate having the first metal pad. The inter-metal dielectric layer includes the first via hole(58a) for exposing the first region of the first metal pad and the second via hole(58b) for exposing the second region of the first metal pad. The first conductive plug(59a) is used for filling the first via hole. The second conductive plug(59b) is used for filling the second via hole. The second metal pad(61a) is formed on the semiconductor substrate.
Abstract translation: 目的：提供具有接合焊盘及其制造方法的半导体器件，以通过将第二导电插头插入在第一金属焊盘的中心部分和第二金属的中心部分之间来防止金属间电介质层的暴露 。 构成：第一金属焊盘（55a）形成在半导体衬底的上表面上。 在具有第一金属焊盘的半导体衬底的前表面上形成金属间介电层。 金属间介电层包括用于暴露第一金属焊盘的第一区域的第一通孔（58a）和用于暴露第一金属焊盘的第二区域的第二通孔（58b）。 第一导电插塞（59a）用于填充第一通孔。 第二导电塞（59b）用于填充第二通孔。 第二金属焊盘（61a）形成在半导体衬底上。
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公开(公告)号：KR100464381B1
公开(公告)日：2005-06-08
申请号：KR1019970016797
申请日：1997-04-30
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: 돌출 구조물을 구비하는 반도체 장치의 제조 방법에 관해 개시되어 있다. 본 발명에 의한 반도체 장치의 제조 방법은 반도체 기판 상에 게이트 적층물을 구비하는 반도체 장치의 제조 방법에 있어서, (a) 상기 게이트 적층물의 최상층을 아래의 다른 적층물보다 측면이 소정의 길이 만큼 돌출되도록 형성하는 단계 및 (b) 상기 게이트 적층물의 측면에 절연성 게이트 스페이서를 형성하는 단계를 포함하되, 상기 (a)단계는, (a1) 반도체기판상에 게이트 절연막, 게이트 도전층, 게이트 실리사이드층 및 게이트 보호막을 순차적으로 형성하는 단계; (a2) 상기 게이트 보호막의 소정의 영역상에 감광막 패턴을 형성하는 단계; (a3) 상기 감광막 패턴을 식각마스크로 하여 상기 게이트 실리사이드층의 소정의 영역상에 게이트 보호막 패턴을 형성하는 단계; (a4) 상기 게이트 실리사이드층, 게이트 도전층, 게이트 절연막을 상기 게이트 보호막 패턴의 폭보다 폭이 작은 형태로 패터닝하는 단계; 및 (a5) 상기 감광막 패턴을 제거하는 단계를 포함한다.
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公开(公告)号：KR100407570B1
公开(公告)日：2003-11-28
申请号：KR1020010074862
申请日：2001-11-29
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L21/76897 , H01L21/76895
Abstract: A gate-contact structure and a method for forming the same are provided. The structure includes a device isolation layer pattern formed at a semiconductor substrate to define an active region; and a gate electrode and a capping pattern, which are sequentially stacked on the semiconductor substrate across the device isolation layer pattern. The capping pattern includes a first gate contact hole that exposes a top surface of the gate electrode. An interlayer insulation layer pattern including a second gate contact hole is disposed to cover an entire surface of the semiconductor substrate including the gate electrode and the capping pattern. The second gate contact hole penetrates the first gate contact hole to expose the top surface of the gate electrode. A gate contact plug is disposed to be connected to the top surface of the gate electrode through the second gate contact hole. Accordingly, the interlayer insulation layer pattern is intervened between the gate contact plug and a sidewall of the capping pattern.
Abstract translation: 提供了一种栅极接触结构及其形成方法。 该结构包括在半导体衬底处形成的器件隔离层图案以限定有源区; 以及穿过器件隔离层图案顺序堆叠在半导体衬底上的栅电极和加盖图案。 覆盖图案包括暴露栅电极的顶表面的第一栅接触孔。 包括第二栅极接触孔的层间绝缘层图案被设置为覆盖包括栅极电极和加盖图案的半导体衬底的整个表面。 第二栅极接触孔穿透第一栅极接触孔以暴露栅极电极的顶表面。 栅接触插塞被设置为通过第二栅接触孔连接到栅电极的顶表面。 因此，层间绝缘层图案被插入在栅极接触插塞与加盖图案的侧壁之间。
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公开(公告)号：KR1020030075780A
公开(公告)日：2003-09-26
申请号：KR1020020015149
申请日：2002-03-20
Applicant: 삼성전자주식회사
IPC: H01L21/60
CPC classification number: H01L24/05 , H01L24/03 , H01L2224/02166 , H01L2224/05001 , H01L2224/05093 , H01L2224/05096 , H01L2224/05624 , H01L2224/05647 , H01L2224/45144 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01029 , H01L2924/01033 , H01L2924/01074 , H01L2924/01079 , H01L2924/01327 , H01L2924/014 , H01L2924/14 , H01L2924/00014 , H01L2924/00
Abstract: PURPOSE: A semiconductor device for intensifying a lower structure of a bonding pad and a method for manufacturing the same are provided to be capable of implementing an aiming shape and size without considerably restricting etching margin when forming a mesh type trench contact portion. CONSTITUTION: A semiconductor device is provided with a semiconductor substrate(200), a lower structure(202) formed on the semiconductor substrate, an interlayer dielectric(208) having a mesh type trench contact portion, formed at the upper portion of the lower structure, a contact plug(214) formed for filling the mesh type trench contact portion, and a bonding pad metal layer(216) formed on the upper portion of the resultant structure.
Abstract translation: 目的：提供一种用于增强接合焊盘的下部结构的半导体器件及其制造方法，能够在形成网状沟槽接触部的同时实现瞄准形状和尺寸，而不会大大地限制蚀刻余量。 构成：半导体器件设置有半导体衬底（200），形成在半导体衬底上的下部结构（202），具有网状沟槽接触部分的层间电介质（208），形成在下部结构的上部 形成为用于填充网状沟槽接触部分的接触插塞（214）和形成在所得结构的上部上的焊盘金属层（216）。
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