公开(公告)号：KR1020050117773A

公开(公告)日：2005-12-15

申请号：KR1020040042987

申请日：2004-06-11

Applicant: 삼성전자주식회사

Inventor： 김광현 ,  신동학

IPC: G05F3/02

Abstract: 온도 변화에 영향을 받지 않는 반도체 장치의 바이어스 전원 제공장치가 제공된다. 온도에 영향을 받지 않는 반도체 장치의 바이어스 전원 제공장치는 제1 온도 영역에서 온도 증가에 비례하는 제1 전류와 온도 증가에 반비례하는 제2 전류를 제공하는 제1 바이어스 전류 제공부, 제1 온도 영역보다 높은 제2 온도 영역에서 온도 증가에 비례하는 제3 전류와 온도증가에 반비례하는 제4 전류를 제공하는 제2 바이어스 전류 제공부 및 제2 전류와 제3 전류를 비교하여 그 중 큰 값을 입력한 바이어스 전류 제공부를 활성화시키는 비교부를 포함한다.

公开(公告)号：KR1020050068323A

公开(公告)日：2005-07-05

申请号：KR1020030099577

申请日：2003-12-30

Applicant: 삼성전자주식회사

Inventor： 신동학

IPC: G11C11/40

CPC classification number: G11C7/1075 ,  G11C8/16

Abstract: 본 발명은 다중 포트구조를 갖는 반도체 메모리장치에서 모든 다중 포트를 통해 데이터를 리드 혹은 라이트하는 데이터 반도체 메모리장치의 데이터 억세스회로에 관한 것이다.
데이터 입출력시간을 감소시켜 메모리 셀 테스트 시간을 줄여 생산성을 향상시킬 수 있는 다중 포트를 갖는 반도체 메모리장치의 데이터 억세스회로는, 라이트제어신호(Write)에 의해 인에이블되어 컬럼싸이클신호(Colcyc)를 받아 입출력 드라이버 인에이블신호를 출력하는 라이트 제어부와, 라이트를 위한 직렬 데이터를 받아 소정개수의 병렬 데이터로 변환하여 각각 출력하고, 복수의 버퍼부들로부터 출력된 병렬데이터를 받아 직렬 데이터로 변환하여 출력하는 복수의 포트들과, 상기 복수의 포트들중 해당포트를 선택하기 위한 복수의 포트선택신호(Load_P)들과 포트선택 디세이블신호(Prll_Data_en)를 받아 포트선택 버퍼인에이블신호들과 포트선택 버퍼디세이블신호들을 출력하는 복수의 리드/라이트 데이터 제어부들과, 상기 복수의 리드/라이트 데이� � 제어부로부터 출력된 포트선택 버퍼인에이블신호들과 포트선택 버퍼디세이블신호들에 의해 컬럼래치 한 싸이클구간에서 상기 복수의 포트들 중에 각 포트로부터 출력된 병렬데이터를 버퍼링하여 데이터 라인들로 동시에 출력하는 복수의 라이트용 버퍼부들과, 상기 데이터 라인들로부터 입력된 데이터를 받아 상기 리드/라이트 제어부로부터 출력된 입출력 드라이버 인에이블신호에 의해 데이터를 다수의 입출력 라인으로 각각 출력하는 입출력 드라이버와, 반전된 라이트제어신호(Write)에 의해 인에이블되어 컬럼싸이클신호(Colcyc)를 받아 입출력 센스앰프 인에이블신호를 출력하는 리드제어부와, 다수의 입/출력 라인으로부터 입력된 리드데이터를 받아 상기 리드제어부로부터 출력된 입출력 센스앰프 인에이블신호에 의해 리드데이터를 상기 복� ��의 데이터 라인으로 출력하는 입/출력 센스앰프와, 상기 복수의 리드/라이트 데이터 제어부로부터 출력된 포트선택 버퍼인에이블신호들과 포트선택 버퍼디세이블신호들에 의해 상기 데이터 라인들로부터 각각 입력된 병렬데이터를 버퍼링하여 상기 복수의 포트들로 동시에 출력하는 다수의 리드용 버퍼부들을 포함한다.
다중포트를 갖는 반도체 메모리장치에서 지정된 포트에 한번에 데이터를 억세스하지 않고 모든 포트로 동시에 데이터를 나누어 억세스하도록 하여 로우주파수(Low Frequency)장비에서도 테스트시간을 포트의 개수의 배만큼 단축시킬 수 있으며, 이로 인해 생산성을 향상시킬 수 있다.

公开(公告)号：KR1020050066502A

公开(公告)日：2005-06-30

申请号：KR1020030097799

申请日：2003-12-26

Applicant: 삼성전자주식회사

Inventor： 신동학 ,  권기원

IPC: G11C7/10

Abstract: 라인부하가 감소된 리드데이터 라인(read data line)을 구비하는 반도체 장치를 개시한다. 상기 반도체장치는, 종래의 리드데이터 라인의 길이를 분할하여 라인의 부하를 감소시키며, 상기 분할된 리드데이터 라인의 정보는 멀티플렉서를 이용하여 선택적으로 목적지에 연결한다.

公开(公告)号：KR1020050055167A

公开(公告)日：2005-06-13

申请号：KR1020030088109

申请日：2003-12-05

Applicant: 삼성전자주식회사

Inventor： 이승훈 ,  신동학

IPC: G11C29/00

CPC classification number: G11C29/1201 ,  G11C8/16 ,  G11C29/48

Abstract: 입출력 단자들은 어드레스 입력단자들, 데이터 입출력 단자들 및 1개의 버퍼 선택 입력단자를 포함한다. 입출력 버퍼들은 상기 데이터 입출력단자들에 각기 연결되어 있다. 메모리 코어는 상기 입출력 버퍼들과 복수의 입출력 라인들을 통하여 연결되어 있다. 상기 버퍼 선택부는 테스트모드에서 상기 버퍼 선택 입력단자를 통하여 제공된 직렬 펄스열을 가지는 기대 신호를 이용하여 각 펄스에 대응하는 병렬 버퍼 선택 신호들을 발생시키고, 상기 병렬 버퍼 선택 신호들을 상기 복수의 입출력 버퍼들에 인가하여 대응하는 하나의 입출력 버퍼를 선택한다. 1개의 핀/패드를 통하여 버퍼가 선택되므로, 핀의 효율이 증대된다.

公开(公告)号：KR1020050011318A

公开(公告)日：2005-01-29

申请号：KR1020030050346

申请日：2003-07-22

Applicant: 삼성전자주식회사

Inventor： 신동학

IPC: G11C7/10

Abstract: PURPOSE: A semiconductor memory device comprising a data input/output circuit operating according to a DQ interleaved data access test method and a data input/output method thereof are provided, which vary write data pattern variously and output data efficiently during a read operation. CONSTITUTION: A semiconductor memory device comprises a memory cell array(51), and a plurality of data input/output lines(IO) transferring data to the memory cell array or from the memory cell array. And a plurality of data input/output circuits(530-53n) are connected to each data input/output pin. When a test mode is enabled, all of the plurality of data input/output lines are connected to one of the plurality of data input/output circuits, and data is inputted/output serially through the data input/output pin connected to the data input/output circuit.

Abstract translation: 目的：提供一种包括根据DQ交错数据访问测试方法操作的数据输入/输出电路及其数据输入/输出方法的半导体存储器件，其在读操作期间不同地改变写数据模式并有效地输出数据。 构成：半导体存储器件包括存储单元阵列（51）和将数据传送到存储单元阵列或存储单元阵列的多个数据输入/输出线（IO）。 并且多个数据输入/输出电路（530-53n）连接到每个数据输入/输出引脚。 当启用测试模式时，所有多个数据输入/输出线都连接到多个数据输入/输出电路中的一个，并且数据通过连接到数据输入端的数据输入/输出引脚串行输入/输出 /输出电路。

公开(公告)号：KR1020010035643A

公开(公告)日：2001-05-07

申请号：KR1019990042332

申请日：1999-10-01

Applicant: 삼성전자주식회사

Inventor： 김태현 ,  경계현 ,  한규한 ,  신동학

IPC: G11C29/00

CPC classification number: G11C17/18 ,  G11C17/16

Abstract: PURPOSE: A chip information output circuit having a fuse box is provided to increase layout efficiency without affecting the input capacitance. CONSTITUTION: A chip information output circuit(100) includes N fuse blocks(FBLK1-FBLKN) that generate different outputs according as a fuse is cut or not, and a pipeline circuit(150) for receiving a plurality of signals output from the fuse blocks in parallel to serially output the signals sequentially. The chip information output circuit further has an output driver(170) and a pad(180) The pipeline circuit has a plurality of serially connected latches for latching the signals output from the fuse blocks. Each of the fuse blocks has multiple fuse boxes(FB1,FB2,FB3) which generate output signals having different phases based on the cut state of fuses contained therein. Each of the fuse boxes is enabled in response to a predetermined control signal and output lines of the fuse boxes are connected through a logic OR.

Abstract translation: 目的：提供具有保险丝盒的芯片信息输出电路，以增加布局效率，而不影响输入电容。 构成：芯片信息输出电路（100）包括根据熔丝被切断而产生不同输出的N个熔丝块（FBLK1-FBLKN），以及用于接收从熔丝块输出的多个信号的流水线电路（150） 并行地顺序输出信号。 芯片信息输出电路还具有输出驱动器（170）和焊盘（180）。管线电路具有多个串联连接的锁存器，用于锁存从熔丝块输出的信号。 每个保险丝盒具有多个保险丝盒（FB1，FB2，FB3），其根据其中包含的保险丝的切断状态产生具有不同相位的输出信号。 每个保险丝盒响应于预定的控制信号被使能，并且保险丝盒的输出线通过逻辑OR连接。