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公开(公告)号：KR100712492B1
公开(公告)日：2007-05-02
申请号：KR1020010037633
申请日：2001-06-28
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 셀프 리프레쉬 테스트 모드 신호에 응답하여 DRAM의 외부에서 인가되는 외부 리프레쉬 펄스의 주기를 직접 제어하여 상기 외부 리프레쉬 펄스의 주기 변화에 따른 메모리 셀 테스트, 리프레쉬 관련 로직 및 셀프 리프레쉬 발진기의 특성을 효율적으로 테스트 할 수 있는 리프레쉬 회로가 개시된다. 상기 DRAM의 셀프 리프레쉬 회로는 테스트 모드 신호 또는 전원 차단 신호에 응답하여 리프레쉬 인에이블 신호를 발생하는 리프레쉬 인에이블 신호 발생회로, 상기 리프레쉬 인에이블 신호에 응답하여 리프레쉬 펄스를 발생하는 펄스 발생회로 및 상기 테스트 모드 신호에 응답하여 상기 리프레쉬 펄스 또는 상기 DRAM의 외부로부터 입력되는 외부 펄스를 선택하는 선택회로를 구비하며, 상기 DRAM은 상기 선택회로의 출력신호 및 상기 리프레쉬 인에이블 신호에 응답하여 셀프 리프레쉬를 수행한다. 상기 DRAM의 셀프 리프레쉬 회로는 상기 테스트 모드 신호에 응답하여 상기 리프레쉬 펄스를 상기 DRAM의 외부로 출력하는 출력버퍼를 더 구비하며, 상기 외부 펄스의 주기 또는 폭을 가변할 수 있는 것이 바람직하다.
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公开(公告)号：KR100640636B1
公开(公告)日：2006-10-31
申请号：KR1020050011730
申请日：2005-02-12
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: 멀티 워드라인 테스트시 외부에서 리던던트 워드라인을 인에이블시킬 수 있는 반도체 메모리 패키지 장치에 관한 것이다. 본 발명은 패키지 장치의 외부에 형성되며 노멀 동작시에는 메모리 블록들을 제어하는 신호들 중 하나가 입력되고, 멀티 워드라인 테스트시에는 복수개의 리던던트 워드라인들을 활성화시키는 리던던트 로우 어드레스 신호가 입력되는 특정 핀과, 상기 반도체 메모리 칩에 형성되며 상기 특정 핀에 전기적으로 연결된 특정 패드와, 상기 반도체 메모리 칩에 형성되며 상기 특정 패드에 전기적으로 연결되며 외부에서 입력되는 제어 신호에 응답하여 상기 특정 패드를 통해서 입력되는 리던던트 로우 어드레스 신호를 출력하는 스위칭부, 및 상기 반도체 메모리 칩에 형성되며 상기 스위칭부와 상기 복수개의 노멀 워드라인들 및 상기 복수개의 리던던트 워드라인들에 전기적으로 연결되며 노멀 동작시에는 외부로부터 입력되는 노멀 로우 어드레스 신호를 디코딩하여 상기 노멀 워드라인들로 전송하고 멀티 워드라인 테스트시에는 상기 스위칭부로부터 전송되는 리던던트 로우 어드레스 신호를 디코딩하여 상기 리던던트 워드라인들로 전송하는 로우 디코더를 구비한다.
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公开(公告)号：KR1020060057974A
公开(公告)日：2006-05-29
申请号：KR1020040097179
申请日：2004-11-24
Applicant: 삼성전자주식회사
Inventor： 신동학
IPC: G11C11/4074 , G11C5/14 , G11C11/4097
CPC classification number: G11C11/417 , G11C5/145 , G11C11/4074 , G11C5/143 , G11C11/4097 , H03F3/45
Abstract: A semiconductor memory device includes a memory cell array, and first and second boosting voltage generating portions. The first boosting voltage generating portion generates a first driving signal when the semiconductor device operates in an active mode and supplies a boosting voltage that is higher than a power supply voltage to an output terminal in response to the first driving signal. The second boosting voltage generating portion includes a first boosting voltage generator generating a second driving signal when a level of the boosting voltage of the output terminal is below a target level in the active mode and pumping the boosting voltage in response to the second driving signal and a second boosting voltage generator pumping the boosting voltage in response to the first driving signal when first memory cell array blocks are selected and pumping the boosting voltage in response to the second driving signal when second memory cell array blocks are selected.
Abstract translation: 本发明公开了一种半导体存储器件。 该电路包括多个存储单元阵列块，该多个存储单元阵列块包括第一存储单元阵列块和第二存储单元阵列块，并且在选择第一存储单元阵列块时激活的字线的数量是 第一升压电压生成单元，其在有源模式下被激活并且将高于电源电压的升压电压传送到输出端， 当如果第一升压电压发生器被激活的输出端的升压电压的检测电平，和第一和第二存储器单元阵列块被选择用于泵送升压电压和用于泵送升压电压的第二升压电压发生器 和第二个升压电压发生器。 该装置的因此，半导体存储器件可以被防止或减少寿命特性降低，由于升压电压的降低可保持升压电压的恒定电平，而被选择的存储单元阵列块的位置的。
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公开(公告)号：KR100547597B1
公开(公告)日：2006-01-31
申请号：KR1020040062279
申请日：2004-08-09
Applicant: 삼성전자주식회사
Abstract: 오픈 비트라인 셀 구조를 갖는 메모리 블록들간의 리페어시 데이터 토폴로지를 맞출 수 있는 메모리 장치가 개시된다. 이러한 메모리 장치는 정상 셀과 스페어 셀로 각각 구성된 메모리 블록들, 불량 어드레스 저장 수단을 갖고 스페어 워드라인 구동신호를 발생하며, 인접한 메모리 블록 어드레스와 상기 스페어 워드라인 구동신호에 응답해서 비교신호를 발생하는 스페어 로우 디코더, 상기 비교신호에 응답해서 데이터 교환 제어신호를 발생하는 데이터 교환 제어부, 및 상기 데이터 교환 제어신호에 응답해서 데이터 라인과 반전 데이타라인을 선택적으로 서로 교환하는 데이터 교환부로 구성된다. 본 발명과 같이 자기 블록의 불량 셀을 인접한 메모리 블록의 스페어 셀로 리페어 한 경우 셀 데이터 토폴로지를 맞추어 줌으로써 메모리 테스트 시간을 단축할 수 있으며 테스트 프로그램의 복잡도를 감소시킬 수 있는 장점이 있다.
Abstract translation: 公开了一种能够匹配具有开路位线单元结构的存储块之间的修复数据拓扑的存储器件。 这样的存储设备可以是用于产生一个正常的细胞与备用电池的备用，每一个存储块组成，该比较信号具有缺陷地址存储装置备用字，并产生线响应于所述相邻存储器块地址和备用字线驱动信号的驱动信号 行译码器，响应于该比较信号是由响应于一数据交换控制器的数据交换，以及用于产生由所述数据线和所述反转数据线有选择地交换的数据交换的控制信号中的数据交换的控制信号。 如果在邻近的磁块有缺陷的单元，作为本发明可以通过根据拓扑数据赋予一个存储单元缩短测试时间在块中的修复备用存储单元，并具有降低的测试程序的复杂性的优点。
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公开(公告)号：KR100546300B1
公开(公告)日：2006-01-26
申请号：KR1019990042332
申请日：1999-10-01
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: 입력 커패시턴스에 영향을 주지 않으면서도 레이아웃 면적을 감소시킬 수 있는 퓨즈박스를 구비한 칩 정보 출력회로에 관해 기재된다. 상기 칩 정보 출력회로는, 퓨즈의 절단 유무에 따라 서로 다른 출력을 발생하는 N(정수) 개의 퓨즈 블록들과, 상기 각 퓨즈 블록으로부터 병렬로 출력되는 복수개의 신호를 입력하여 순차적으로 직렬로 출력하는 파이프라인 회로를 구비하며, 상기 파이프라인 회로는, 상기 메모리 블록들로부터 출력되는 신호를 래치하여 출력하는 직렬로 연결된 복수개의 래치부들을 구비한다.
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Patent Agency Ranking
公开(公告)号：KR100475036B1
公开(公告)日：2005-05-27
申请号：KR1019980024404
申请日：1998-06-26
Applicant: 삼성전자주식회사
IPC: H03K19/00
Abstract: 본 발명은 반도체 장치를 위한 전원 전압 발생 장치 및 그 방법에 관한 것으로서, 외부로부터 입력되는 기준 전압의 전압 레벨을 검출하고 상기 기준 전압이 정상 전압 레벨보다 소정 레벨 낮을 경우에 출력이 활성화되는 기준 전압 검출기, 상기 기준 전압 검출기의 출력이 활성화되면 클럭(Clock) 신호를 발생하는 직류 저전압 레벨 오실레이터(Oscillator), 소정의 전원 전압을 발생하는 직류 전압 발생기, 상기 전원 전압의 전압 레벨을 검출하고 상기 전원 전압이 정상 전원 레벨보다 소정 레벨 낮을 경우 출력이 활성화되는 직류 전압 검출기, 상기 기준 전압 검출기의 출력과 상기 직류 전압 검출기의 출력 중 어느 하나라도 활성화되면 출력이 활성화되는 논리 게이트, 상기 논리 게이트의 출력이 활성화되면 상기 전원 전압보다 높은 펌핑(pumping) 전압을 � �생하는 전압 펌핑 수단, 및 상기 클럭 신호가 발생하거나 또는 상기 펌핑 전압이 발생하면 상기 클럭 신호 또는 상기 펌핑 전압을 상기 직류 전압 발생기로 전달하여 상기 전원 전압을 정상 레벨로 만드는 다른 논리 게이트를 구비함으로써 기준 전압이 정상 전압 레벨보다 소정 레벨 낮을 경우 전원 전압은 정상 레벨로 신속하게 상승한다.
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公开(公告)号：KR1020040070615A
公开(公告)日：2004-08-11
申请号：KR1020030006789
申请日：2003-02-04
Applicant: 삼성전자주식회사
Inventor： 신동학
IPC: G11C5/14
Abstract: PURPOSE: A semiconductor memory device provided with an internal voltage measuring circuits and a method for measuring the internal voltage for the same are provided to measure the change of the transient inner voltage when the semiconductor memory device in the form of package operates at a high frequency. CONSTITUTION: A semiconductor memory device(100) provided with an internal voltage measuring circuits includes an inner voltage generator(101) and an inner voltage measuring circuit(102). The inner voltage generator(101) receives the external voltage and generates the inner voltage. The inner voltage measuring circuit(102) converts the inner voltage into a first digital data in response to a predetermined control signal to output the converted first digital data to the first output pad. And, the inner voltage measuring circuit(102) converts the direct voltage inputted to the first input pad into a second digital data to output the converted second digital data to the first output pad.
Abstract translation: 目的：提供一种具有内部电压测量电路的半导体存储器件和用于测量其内部电压的方法，用于测量当封装形式的半导体存储器件以高频率工作时瞬态内部电压的变化 。 构成：设置有内部电压测量电路的半导体存储器件（100）包括内部电压发生器（101）和内部电压测量电路（102）。 内部电压发生器（101）接收外部电压并产生内部电压。 内部电压测量电路（102）响应于预定的控制信号将内部电压转换成第一数字数据，以将转换的第一数字数据输出到第一输出焊盘。 并且，内部电压测量电路（102）将输入到第一输入焊盘的直流电压转换成第二数字数据，以将转换的第二数字数据输出到第一输出焊盘。
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公开(公告)号：KR1020040063429A
公开(公告)日：2004-07-14
申请号：KR1020030000840
申请日：2003-01-07
Applicant: 삼성전자주식회사
Inventor： 신동학
IPC: G11C29/00
Abstract: PURPOSE: A skew measurement unit and its method are provided to analyze the characteristics of a semiconductor device determined by skew by measuring the skew between internal signals of the semiconductor device. CONSTITUTION: According to the skew measurement unit(100), an amplifier(40) comprises the first input port, the second input port and an output port, and converts skew existing between the first signal inputted to the first input port and the second input signal inputted to the second input port into a voltage, and outputs the amplified voltage through the output port. An analog-digital converter(50) is connected to the output port of the amplifier, and receives a reference voltage(Vref) and the voltage inputted through the output port of the amplifier, and converts the voltage inputted through the output port of the amplifier into N bit parallel data, and outputs the N bit parallel data. And an N-bit register(60) converts the N bit parallel data into serial data, and outputs the serial data in response to a control signal.
Abstract translation: 目的：提供偏斜测量单元及其方法，通过测量半导体器件的内部信号之间的偏斜来分析通过偏斜确定的半导体器件的特性。 构成：根据偏斜测量单元（100），放大器（40）包括第一输入端口，第二输入端口和输出端口，并且转换存在于输入到第一输入端口的第一信号与第二输入端 信号输入到第二输入端口，并通过输出端口输出放大的电压。 模拟数字转换器（50）连接到放大器的输出端口，并接收参考电压（Vref）和通过放大器的输出端口输入的电压，并且通过放大器的输出端口输入的电压 并入N位并行数据，并输出N位并行数据。 并且N位寄存器（60）将N位并行数据转换为串行数据，并响应于控制信号输出串行数据。
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公开(公告)号：KR1020030008476A
公开(公告)日：2003-01-29
申请号：KR1020010043131
申请日：2001-07-18
Applicant: 삼성전자주식회사
IPC: G05F1/46
Abstract: PURPOSE: A semiconductor integrated circuit device provided with an inner booster voltage generation circuit is provided to prevent the inner booster voltage from deviating from a target voltage by the changes of process voltage and temperature(PVT). CONSTITUTION: A semiconductor integrated circuit device(100) provided with an inner booster voltage generation circuit(150) for generating the inner booster voltage in response to a predetermined detection signal includes a pad(120) for being supplied a burn-in target voltage(VPP_target) supplied from outside during the operation of burn-in test, a switch(130) connected to the pad(120) for transmitting the burn-in target voltage(VPP_target) to the pad(120) in response to the burn-in test enable signal(BIEN) to notify the burn-in test operation and a comparator(140) for detecting whether the inner booster voltage directly transmitted from the inner booster voltage generation circuit(150) is larger than the burn-in target voltage(VPP_target) transmitted from the comparator(140) and for outputting the detected result as the detection signal.
Abstract translation: 目的：提供具有内部升压电压产生电路的半导体集成电路装置，以防止内部升压器电压通过工艺电压和温度（PVT）的变化而偏离目标电压。 构成：设置有用于响应于预定检测信号产生内部升压器电压的内部升压电压产生电路（150）的半导体集成电路装置（100）包括用于提供老化目标电压的焊盘（120） VPP_target），连接到所述焊盘（120）的开关（130），用于响应于所述老化将所述老化目标电压（VPP_target）发送到所述焊盘（120），所述开关 测试使能信号（BIEN）通知老化测试操作和比较器（140），用于检测从内部升压器电压产生电路（150）直接传输的内部升压器电压是否大于老化目标电压（VPP_target ）和用于输出检测结果作为检测信号。
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公开(公告)号：KR1020030005492A
公开(公告)日：2003-01-23
申请号：KR1020010040805
申请日：2001-07-09
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: PURPOSE: A high-speed semiconductor memory device is provided to cancel an error caused when measuring core characteristic parameters by removing a delay difference between different core control signals during a test mode of operation. CONSTITUTION: A high-speed data transfer path comprises pads(140a,140b), switches(160a,160b), flip-flops(180a,180b), and buffers(200a,200b). The switches(160a,160b) are turned on in response to a test mode signal(TestMode) of a low level. The flip-flops(180a,180b) are disabled by the test mode signal(TestMode) of a high level, and operate in synchronization with a clock signal(CLK_HF) of a high operating frequency through corresponding AND gates(220a,220b). A test data transfer path is provided to transfer data from the pads(140a,140b) to a core peripheral circuit(120) during a test mode of operation. The test data transfer path comprises two switches(240a,240b), two flip-flops(260a,260b), and an AND gate(280). The flip-flop(260a) latches an external control signal transferred via the switch(240a) in synchronization with an output signal(ICLK_TEST) of the AND gate(280). The latched signal is provided to the buffer(200a). The flip-flop(260b) latches an external control signal transferred via the switch(240b) in synchronization with an output signal(ICLK_TEST) of the AND gate(280). The latched signal is provided to the buffer(200b). The AND gate(280) blocks a test clock signal(CLK_TEST) so as not to be transferred to the flip-flops(260a,260b), during a normal mode of operation.
Abstract translation: 目的：提供一种高速半导体存储器件，用于通过在测试操作模式期间消除不同核心控制信号之间的延迟差来消除测量磁芯特性参数时产生的误差。 构成：高速数据传输路径包括焊盘（140a，140b），开关（160a，160b），触发器（180a，180b）和缓冲器（200a，200b）。 响应于低电平的测试模式信号（TestMode），开关（160a，160b）被接通。 触发器（180a，180b）被高电平的测试模式信号（TestMode）禁用，并通过相应的与门（220a，220b）与高工作频率的时钟信号（CLK_HF）同步工作。 提供测试数据传送路径以在测试操作模式期间将数据从焊盘（140a，140b）传输到核心外围电路（120）。 测试数据传送路径包括两个开关（240a，240b），两个触发器（260a，260b）和与门（280）。 触发器（260a）与与门（280）的输出信号（ICLK_TEST）同步地锁存经由开关（240a）传送的外部控制信号。 锁存信号被提供给缓冲器（200a）。 触发器（260b）与AND门（280）的输出信号（ICLK_TEST）同步地锁存经由开关（240b）传送的外部控制信号。 锁存信号被提供给缓冲器（200b）。 在正常工作模式期间，与门（280）阻止测试时钟信号（CLK_TEST），以便不被传送到触发器（260a，260b）。
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