公开(公告)号：KR1020030013762A

公开(公告)日：2003-02-15

申请号：KR1020010047944

申请日：2001-08-09

Applicant: 삼성전자주식회사

Inventor： 이창현 ,  최정달 ,  신왕철

IPC: H01L27/115 ,  H01L21/8247 ,  H01L29/788

CPC classification number: H01L29/513 ,  H01L21/28194 ,  H01L21/28202 ,  H01L27/105 ,  H01L27/11526 ,  H01L27/11546 ,  H01L27/11568 ,  H01L29/518 ,  H01L29/792

Abstract: PURPOSE: A non-volatile semiconductor memory device including a floating trap type device is provided to minimize damage to an oxide-nitride-oxide(ONO) triple layer in a subsequent process by forming the second polysilicon layer after the ONO triple layer is formed in a cell array region. CONSTITUTION: A triple layer composed of a tunneling insulation layer, a charge storage layer and a blocking insulation layer and the second conductive layer are formed in a gate pattern. A gate insulation layer for a high voltage, the first conductive layer, the triple layer and the second conductive layer are formed in a high voltage type gate pattern. A gate insulation layer for a low voltage, the first conductive layer, the triple layer and the second conductive layer are formed in a low voltage type gate pattern.

Abstract translation: 目的：提供一种包括浮动陷阱型器件的非易失性半导体存储器件，以在随后的工艺中通过在ONO三层形成之后形成第二多晶硅层来最小化对氧化物 - 氮化物 - 氧化物（ONO）三层的损伤 一个单元阵列区域。 构成：以栅极图案形成由隧道绝缘层，电荷存储层和阻挡绝缘层构成的三层和第二导电层。 用于高电压的栅绝缘层，第一导电层，三层和第二导电层形成为高压型栅极图案。 用于低电压的栅极绝缘层，第一导电层，三层层和第二导电层以低电压型栅极图案形成。

公开(公告)号：KR100278647B1

公开(公告)日：2001-02-01

申请号：KR1019960044130

申请日：1996-10-05

Applicant: 삼성전자주식회사

Inventor： 주경중 ,  최정혁 ,  신왕철

IPC: H01L27/115

Abstract: 불휘발성 메모리 소자 및 그 제조방법에 대해 기재되어 있다. 본 발명에 한 불휘발성 메모리 소자는, 반도체 기판 상의 필드 영역에 활성영역을 한정하도록 형성된 소자분리막, 활성영역 상에 형성된 터널 산화막, 터널 산화막 상에 형성되고, 활성영역과 소자분리막 상에서 셀 단위로 한정되도록 서로 분리되며 그 단면이 요(凹)자 모양인 다수의 플로우팅 게이트들, 플로우팅 게이트들 사이의 활성영역과 소자분리막 상의 공간을 매립하는 모양으로 형성된 매립층, 플로우팅 게이트들 표면과 매립층 표면을 균일한 두께로 덮는 층간절연막 및 이 층간절연막 상에서 상기 요(凹)자 모양의 플로우팅 게이트를 매립함과 동시에 워드 라인 방향으로 긴 막대모양으로 형성된 컨트롤 게이트를 구비하는 것을 특징으로 한다. 따라서, 본 발명에 의하면, 커플링 비를 증가시킬 수 있으므로 필드 영역의 절연 부담을 줄일 수 있고, 좁은 필드 영역에서도 두꺼운 소자 분리막을 형성할 수 있으므로 필드 영역의 절연 특성을 강화할 수 있다.

公开(公告)号：KR1020000021043A

公开(公告)日：2000-04-15

申请号：KR1019980039956

申请日：1998-09-25

Applicant: 삼성전자주식회사

Inventor： 신왕철 ,  강정의 ,  맹경무

IPC: H01L21/8246

CPC classification number: H01L27/11526 ,  H01L27/11536

Abstract: PURPOSE: A method for fabricating no volatile memory device is provided to prevent the thickness reduction of an isolation layer and the deterioration of electrical characteristics of the isolation layer in an ion implantation process, which occurs by the thickness of the isolation layer. CONSTITUTION: An isolation layer is formed on a semiconductor substrate(100) comprising a cell array part(B) and a peripheral circuit part. A floating gate pattern intervening a tunnel oxide layer(150) on the semiconductor of the cell array part and revealing the semiconductor substrate of the peripheral circuit part is formed and an interlayer insulation layer covering the floating gate pattern is formed. A control gate covering the interlayer insulation layer and covering the semiconductor substrate of the peripheral circuit part as intervening a gate oxide is formed. A control gate, an interlayer insulation layer pattern and a floating gate(330) are formed by patterning the control gate layer, the interlayer insulation layer and the floating gate pattern of the cell array part in sequence. A lightly doped first impurity layer(810) is formed by implanting a first ion with impurity into the semiconductor substrate adjacent to the floating gate and the control gate layer covering the peripheral circuit part as an ion implantation mask. A gate is formed on the peripheral circuit part by patterning the control gate layer of the peripheral circuit part using a photoresist pattern hiding the cell array part. By using the photoresist pattern as an ion implantation mask, a lightly doped second impurity layer is formed through implanting a second ion with phosphorus.

Abstract translation: 目的：提供一种用于制造不易挥发性存储器件的方法，以防止离子注入过程中隔离层的厚度减小和隔离层的电特性的劣化，这是由隔离层的厚度产生的。 构成：在包括电池阵列部分（B）和外围电路部分的半导体衬底（100）上形成隔离层。 形成在电池阵列部分的半导体上插入隧道氧化物层（150）并露出外围电路部分的半导体衬底的浮置栅极图案，并且形成覆盖浮动栅极图案的层间绝缘层。 形成覆盖层间绝缘层并覆盖外围电路部分的半导体衬底作为间隔栅极氧化物的控制栅极。 通过对电极阵列部分的控制栅极层，层间绝缘层和浮置栅极图案依次进行构图来形成控制栅极，层间绝缘层图案和浮置栅极（330）。 通过将杂质的第一离子注入到与浮置栅极相邻的半导体衬底和覆盖外围电路部分的控制栅极层作为离子注入掩模来形成轻掺杂的第一杂质层（810）。 通过使用隐藏单元阵列部分的光致抗蚀剂图案对外围电路部分的控制栅极层进行构图，在外围电路部分上形成栅极。 通过使用光致抗蚀剂图案作为离子注入掩模，通过用磷注入第二离子形成轻掺杂的第二杂质层。

公开(公告)号：KR1019990018367A

公开(公告)日：1999-03-15

申请号：KR1019970041543

申请日：1997-08-27

Applicant: 삼성전자주식회사

Inventor： 신왕철

IPC: H01L27/10

Abstract: 자기정렬된 얕은 트렌치 소자분리(SA-STI) 구조를 갖는 불휘발성 메모리 장치 및 그 제조 방법이 개시되어 있다. 상기 불휘발성 메모리 장치는, 액티브 영역을 한정하기 위하여 반도체 기판 내에 소정 깊이로 형성된 트렌치 소자분리 영역; 상기 액티브 영역의 상부에 터널 산화막을 개재하여 형성되며, 상기 트렌치 소자분리 영역과 동일한 포토-마스크로써 형성된 제1 도전층과, 메모리 셀 영역에서는 상기 제1 도전층의 측벽에 스페이서 형태로 형성되고 선택 트랜지스터 영역에서는 상기 제1 도전층의 상부와 측벽을 연결하도록 형성된 제2 도전층으로 이루어진 플로팅 게이트; 및 상기 플로팅 게이트의 상부에 층간 절연막을 개재하여 형성된 컨트롤 게이트를 구비한다. 플로팅 게이트와 트렌치 소자분리 영역이 동일한 마스크로써 자기정렬되어 형성되며, 선택 트랜지스터 영역의 플로팅 게이트가 모두 전기적으로 컨트롤 게이트와 연결된다. 또한, 커플링 비의 감소없이 컨트롤 게이트를 용이하게 식각할 수 있다.

公开(公告)号：KR1019980037813A

公开(公告)日：1998-08-05

申请号：KR1019960056623

申请日：1996-11-22

Applicant: 삼성전자주식회사

Inventor： 김홍수 ,  최정달 ,  신왕철

IPC: H01L27/115

Abstract: 본 발명은 비휘발성 메모리소자에 관한 것으로서, 메모리소자메모리셀과, 메모리셀의 입출력을 제어하는 선택 트랜지스터 및 주변회로 트랜지스터로 구성된 비휘발성 메모리소자 제조방법에 있어서, 필드산화막과 게이트산화막이 형성된 반도체기판에 제 1 폴리실리콘막을 침적하는 단계와, 상기 제 1 폴리실리콘막을 선택적으로 제거하여 메모리셀 형성예정 영역의 필드산화막 상부에 윈도우를 형성하는 단계와, 상기 제 1 폴리실리콘막 상부에 층간절연막을 형성하는 단계와, 상기 층간절연막을 선택적으로 제거하여 선택 트랜지스터 형성예정 영역의 필드산화막 상부에 적어도 1 개 이상의 액티브영역과 필드산화막으로 분리된 윈도우를 형성하는 단계와, 상기 결과물의 표면에 제 2 폴리실리콘막을 침적하는 단계를 포함하는 것을 특징으로 한다.

公开(公告)号：KR1019980028191A

公开(公告)日：1998-07-15

申请号：KR1019960047189

申请日：1996-10-21

Applicant: 삼성전자주식회사

Inventor： 신왕철 ,  김종한 ,  최정달

IPC: H01L27/10

Abstract: 본 발명은 전기적으로 소거 및 프로그램 가능 불휘발성 반도체 메모리 장치에 있어서, 낸드 구조로된 셀들을 가지는 전기적으로 소거 및 프로그램 가능 불휘발성 반도체 메모리 장치에 관한 것으로, 특히 메모리 셀을 선택하기 위한 선택라인의 선택트랜지스터의 비활성영역에도 두번의 채널스톱층을 위한 이온주입이 수행되어 소자분리특성이 향상되며 상기 비활성영역 가장자리 상에 연장된 부분의 제 1폴리실리콘은 그 표면과 측면은 층간절연막 제거공정에 의해 노출되며 그 노출된 부위를 통해 또 다른 도전체와의 접촉을 하게 되고 전기적으로 하나의 게이트가 되며 선택트랜지스터로서의 역할을 한다. 종래의 버팅콘택 또는 활성영역상에서 층간절연막의 제거로 전기적 접촉을 하는 선택트랜지스터의 제조방법에 비해 집적도를 증가시켜며 향상된 소자분리특성을 가지는 효과가 있다.

公开(公告)号：KR1019980025839A

公开(公告)日：1998-07-15

申请号：KR1019960044130

申请日：1996-10-05

Applicant: 삼성전자주식회사

Inventor： 주경중 ,  최정혁 ,  신왕철

IPC: H01L27/115

Abstract: 불휘발성 메모리 소자 및 그 제조방법에 대해 기재되어 있다. 본 발명에 의한 불휘발성 메모리 소자는, 반도체 기판 상에 형성된 터널 산화막, 이 터널 산화막 상에 형성되고, 그 단면이 어느 방향에서나 요(凹)자 모양인 플로우팅 게이트들, 플로우팅 게이트들 사이의 공간을 매립하는 모양으로 형성된 매립층, 플로우팅 게이트들 표면과 매립층 표면을 균일한 두께로 덮는 층간절연막 및 이 층간절연막 상에서 상기 요(凹)자 모양의 플로우팅 게이트를 매립함과 동시에 워드 라인 방향으로 긴 막대모양으로 형성된 컨트롤 게이트를 구비하는 것을 특징으로 한다. 따라서, 본 발명에 의하면, 커플링 비를 증가시킬 수 있으므로 필드 영역의 절연 부담을 줄일 수 있고, 좁은 필드 영역에서도 두꺼운 소자 분리막을 형성할 수 있으므로 필드 영역의 절연 특성을 강화할 수 있다.

公开(公告)号：KR1019980012567A

公开(公告)日：1998-04-30

申请号：KR1019960030685

申请日：1996-07-26

Applicant: 삼성전자주식회사

Inventor： 신왕철

IPC: H01L27/115

公开(公告)号：KR1019970077487A

公开(公告)日：1997-12-12

申请号：KR1019960016529

申请日：1996-05-16

Applicant: 삼성전자주식회사

Inventor： 주경중 ,  최정혁 ,  신왕철

IPC: H01L21/76 ,  H01L27/115

Abstract: 본 발명은 플래쉬 이어피롬(flash EEPROM)의 메모리 셀 영역에서 소자활성영역간의 전기적인 절연특성을 향상시키기 위한 반도체 장치 및 그 제조 방법에 관한 것으로, 플로팅케이트와 플로팅게이티 사이의 필드산화막 상에 트렌치와 같은 모양의 영역에 산화막이 채워져 필드산화막 두께를 증가시키는 역할을 하여 소자활성영역간의 절연특성이 향상된다. 상기와 같이 소자활성영역간의 절연특성이 향상되므로 필드산화막의 폭을 줄일 수 있어 메모리 셀의 크기가 작아지기 때문에 반도체 장치의 집적도를 향상시킬 수 있다. 또한, 워드 라인을 형성하기 위한 식각 공정식 플로팅게이트 양측벽에 막대모양의 ONO 막이 형성되지 않으므로 플로팅케이트 양측벽의 ONO막 제거를 위한 과도한 식각이 필요없게 되고, 종래의 워드 라인을 형성하기 위한 셀프얼라인 식각에서 문제가 되었던 필드산화막의 손실이나 잔여 폴리실리콘의 존재로 발생하는 수율의 저하를 방지할 수 있다.