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公开(公告)号：KR1019990065309A
公开(公告)日：1999-08-05
申请号：KR1019980000553
申请日：1998-01-12
Applicant: 삼성전자주식회사
Inventor： 신유철
IPC: H01L27/04
Abstract: 반사방지막을 사용하여 미세패턴을 형성하면서, 이를 이용하여 커패시터 하부전극의 표면적을 증가시켜 커패시턴스를 향상시킬 수 있는 반도체 소자 메모리 셀의 커패시터 하부전극 형성방법에 관하여 개시한다. 이를 위해, 본 발명은 층간절연막이 개재된 반도체 기판에 제1 폴리실리콘막과 제1 반사방지막을 순차적으로 적층하는 제1 단계와, 제1 반사방지막, 제1 폴리실리콘막 및 층간절연막을 패터닝하여 하부전극 콘택홀(Storage node contact hole)을 형성하는 제2 단계와, 하부전극 콘택홀을 매립하면서 반도체 기판 전체를 덮는 제2 폴리실리콘막을 적층하는 제3 단계와, 제2 폴리실리콘막과 하부의 제1 반사방지막 및 제1 폴리실리콘막을 패터닝하여 커패시터 하부전극을 형성하는 제4 단계와, 패터닝된 커패시터 하부전극에서 제1 반사방지막을 제거하는 제5 단계를 포함하는 것을 특징으로 하는 반사방지막을 이용하여 커패시턴스를 향상한 반도체소자의 제조방법을 제공한다.
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公开(公告)号：KR1019970072311A
公开(公告)日：1997-11-07
申请号：KR1019960009705
申请日：1996-04-01
Applicant: 삼성전자주식회사
Inventor： 신유철
IPC: H01L21/768
Abstract: 본 발명은 반도체 장치의 평탄화 방법에 관한 것으로, 본 발명에 따른 반도체 장치의 평탄화 방법에서는 반도체 장치에 필요한 패턴들에 의해 단차가 형성된 웨이퍼 상에 충간 절연막을 형성하는 단계와, 상기 층간절연막 상에 상기 층간 절연막을 완전히 덮는 포토레지스트층을 형성하는 단계와, 상기 층간 절연막의 오목한 단차 부분 내에서 상기 층간 절연막의 볼록한 단차 부분보다 낮은 높이를 갖는 포토레지스트 잔류층이 잔존하도록 소정의 에칭 종
말점에 따라 상기 포토레지스트층을 에치백하는 단계와, 상기 포토레지스트 잔류층을 에칭마스크로 하여 상기 층간 절연막의 볼록한 단차 부분을 소정의 두께 만큼 에치백하는 단계와, 상기 포토레지스트 잔류층을 제거하는 단계와, 상기 결과물을 CMP(Chemecal Mechanical Polishing) 공정에 의해 평탄화하는 단계를 포함한다. 본 발명에 의하면, CMP 공정의 전처리로서 비교적 단순한 공정으로 단차를 보상하여 반도체 장치의 평탄화를 이룰 수 있다.-
公开(公告)号：KR101825672B1
公开(公告)日：2018-02-06
申请号：KR1020110108618
申请日：2011-10-24
Applicant: 삼성전자주식회사
IPC: G11C16/02 , G11C16/06 , H01L27/115 , H01L21/8247
CPC classification number: G11C11/34 , G11C5/02 , G11C5/025 , G11C5/06 , G11C16/0483 , G11C16/10 , G11C16/3418
Abstract: 비휘발성메모리장치가제공된다. 비휘발성메모리장치는비트라인, 워드라인들및 선택라인들을공유하는복수의셀 스트링들을포함하며, 셀스트링들각각은, 직렬연결된복수의메모리셀들, 메모리셀들과비트라인간의연결을제어하는스트링선택소자를포함한다. 여기서, 스트링선택소자는, 제 1 문턱전압을갖는제 1 스트링선택트랜지스터, 및제 1 선택트랜지스터와직렬연결되며, 제 1 문턱전압과다른제 2 문턱전압을갖는제 2 스트링선택트랜지스터를포함하되, 제 1 및제 2 스트링선택트랜지스터중 적어도어느하나는직렬연결된복수의전계효과트랜지스터들로구성된다.
Abstract translation: 提供非易失性存储器件。 该器件可以包括被配置为共享位线，字线和选择线的多个单元串。 每个单元串可以包括彼此串联连接的多个存储器单元和控制存储器单元与位线之间的连接的串选择装置，并且串选择装置可以包括具有第一阈值的第一串选择元件 电压以及串联连接到第一串选择元件并且具有与第一阈值电压不同的第二阈值电压的第二串选择元件。 第一串选择元件和第二串选择元件中的至少一个可以包括彼此串联连接的多个开关元件。
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公开(公告)号：KR1020150053628A
公开(公告)日：2015-05-18
申请号：KR1020130135837
申请日：2013-11-08
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11578 , H01L27/11526 , H01L27/11551 , H01L27/11556 , H01L27/1157 , H01L27/11573 , H01L27/11582 , H01L29/66825 , H01L29/66833 , H01L29/7889 , H01L29/7926 , H01L27/11509
Abstract: 반도체장치는, 기판상에형성된주변회로; 상기주변회로상에형성된폴리실리콘층; 상기폴리실리콘층상에서상기주변회로와오버랩되게배치되는메모리셀 어레이; 및상기메모리셀 어레이상부에형성되며, 상기메모리셀 어레이및 폴리실리콘층을관통하는수직콘택을통해상기주변회로와연결되는상부배선층;을포함하며, 상기주변회로는상기메모리셀 어레이하부에배치된다.
Abstract translation: 半导体器件包括形成在基板上的外围电路，形成在外围电路上的多晶硅层，布置在多晶硅层上以与外围电路重叠的存储单元阵列和形成的顶部布线层 在存储单元阵列的上侧，并通过穿过存储单元阵列和多晶硅层的垂直接触连接到外围电路。 外围电路布置在存储单元阵列的下侧。
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公开(公告)号：KR101514784B1
公开(公告)日：2015-04-27
申请号：KR1020080116880
申请日：2008-11-24
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
Abstract: 비휘발성 메모리 소자 및 그 형성방법이 제공된다. 상기 비휘발성 메모리 소자는 기판 상에 전하저장 패턴들을 갖는 복수 개의 워드 라인들을 포함하는 워드 라인 그룹 및 워드 라인 그룹의 일측에 배열되며, 절연층 및 게이트 전극을 포함하는 특정 라인을 포함하되, 워드 라인들의 전하저장 패턴들은 각각 서로 분리되며, 워드 라인들 중 특정 라인에 가장 인접한 최외곽 워드 라인의 전하저장 패턴은 옆으로 연장되어 특정 라인의 절연층과 연결된다.
가장자리 전계, 전하저장 패턴Abstract translation: 被设置在非易失性存储器装置和一种方法。 该非易失性存储器件包括：字线组，其包括在基板上具有电荷存储图案的多个字线和布置在字线组的一侧上并且包括绝缘层和栅电极的特定线， 字线的电荷存储图案彼此分离，并且最靠近特定字线的最外侧字线的电荷存储图案横向延伸并且连接到特定线的绝缘层。
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Patent Agency Ranking
公开(公告)号：KR1020140068627A
公开(公告)日：2014-06-09
申请号：KR1020120136333
申请日：2012-11-28
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L45/08 , H01L27/2454 , H01L27/2481 , H01L45/1233 , H01L45/146 , H01L21/823487
Abstract: The present invention relates to a resistance memory device and a method for manufacturing the same which comprises: a gate stack in which insulating films and gates are laminated in a vertical direction on a substrate; a channel electrically connected with the substrate by penetrating the gate stack in the vertical direction; a gate insulating film disposed between the channel and the gates; and a variable resistance film disposed along an extension direction of the channel. The gate stack can include a niche formed by recessing the gate in a horizontal direction. The variable resistance film is extended in the horizontal direction toward the niche, and can be overlapped in the horizontal direction with at least any one of the gates.
Abstract translation: 电阻记忆装置及其制造方法技术领域本发明涉及一种电阻记忆装置及其制造方法，其特征在于，包括：在基板上沿垂直方向层叠绝缘膜和栅极的栅极叠层; 通过在垂直方向上穿过所述栅极堆叠而与所述衬底电连接的沟道; 设置在通道和栅极之间的栅极绝缘膜; 以及沿着通道的延伸方向设置的可变电阻膜。 栅极堆叠可以包括通过在水平方向上使栅极凹陷而形成的利基。 可变电阻膜在水平方向上朝向利基延伸，并且可以在至少任一个栅极上在水平方向上重叠。
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公开(公告)号：KR1020140024632A
公开(公告)日：2014-03-03
申请号：KR1020120090849
申请日：2012-08-20
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L29/7926 , H01L27/11582 , H01L29/66833 , H01L21/76205 , H01L21/823487
Abstract: A three dimensional semiconductor memory device and a method for manufacturing the same are provided. The three dimensional semiconductor memory device includes an electrode structure where insulating patterns extended in the first direction on a substrate and horizontal electrodes are alternately stacked repeatedly; a semiconductor pillar connected to the substrate through the electrode structure; a charge storage layer between the semiconductor pillar and the electrode structure; a tunnel insulating layer between the charge storage layer and the semiconductor pillar; and a blocking insulating layer between the charge storage layer and the electrode structure. Each horizontal electrode includes a metal stopper formed between a gate electrode and the blocking insulating layer and the gate electrode.
Abstract translation: 提供三维半导体存储器件及其制造方法。 三维半导体存储器件包括电极结构，其中绝缘图案沿基板上的第一方向延伸，水平电极重复地交替堆叠; 通过所述电极结构与所述基板连接的半导体柱; 半导体柱和电极结构之间的电荷存储层; 电荷存储层和半导体柱之间的隧道绝缘层; 以及电荷存储层和电极结构之间的阻挡绝缘层。 每个水平电极包括形成在栅电极和阻挡绝缘层之间的金属阻挡层和栅电极。
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公开(公告)号：KR101358752B1
公开(公告)日：2014-02-06
申请号：KR1020070078561
申请日：2007-08-06
Applicant: 삼성전자주식회사
CPC classification number: G11C16/10 , G11C16/0483 , G11C16/3427
Abstract: 본 발명에 따른 비휘발성 메모리 장치의 프로그램 방법: 모든 워드라인들로 패스 전압을 인가하는 단계; 선택된 워드라인으로 프로그램 전압을 인가하는 단계; 및 상기 선택된 워드라인에 인접한 워드라인들로 플러스 패스 전압을 인가하는 단계를 포함한다.
플러스 패스 전압, 절연파괴 전압-
公开(公告)号：KR1020130044518A
公开(公告)日：2013-05-03
申请号：KR1020110108618
申请日：2011-10-24
Applicant: 삼성전자주식회사
IPC: G11C16/02 , G11C16/06 , H01L27/115 , H01L21/8247
CPC classification number: G11C11/34 , G11C5/02 , G11C5/025 , G11C5/06 , G11C16/0483 , G11C16/10 , G11C16/3418 , H01L21/28273 , H01L27/11521
Abstract: PURPOSE: A nonvolatile memory device is provided to improve integration by sharing one bit line in a plurality of cell strings. CONSTITUTION: A plurality of cell strings share a bit line, word lines(WL), and selection lines(SSL0,SSL1). The cell strings include a plurality of memory cells which are serially connected and a string selection device. The string selection device controls a connection between the memory cells and the bit line. A first string selection transistor includes a first threshold voltage. A second string selection transistor is serially connected to the first string selection transistor and includes a second threshold voltage which is different from the first threshold voltage. One of the first and second string selection transistors is composed of the plurality of transistors which are serially connected.
Abstract translation: 目的：提供一种非易失性存储器件，用于通过在多个单元串中共享一个位线来改善积分。 构成：多个单元串共享位线，字线（WL）和选择线（SSL0，SSL1）。 单元串包括串行连接的多个存储单元和串选择装置。 字符串选择装置控制存储器单元和位线之间的连接。 第一串选择晶体管包括第一阈值电压。 第二串选择晶体管串联连接到第一串选择晶体管，并且包括不同于第一阈值电压的第二阈值电压。 第一和第二串选择晶体管中的一个由串联连接的多个晶体管组成。
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公开(公告)号：KR1020130015167A
公开(公告)日：2013-02-13
申请号：KR1020110077018
申请日：2011-08-02
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247 , H01L21/31
CPC classification number: H01L21/764 , H01L27/11521 , H01L21/28273 , H01L21/76224
Abstract: PURPOSE: A semiconductor device with an air gap and a manufacturing method thereof are provided to reduce power consumption of the semiconductor device by suppressing a charge leakage and parasitic capacitance between a precursor and an active region. CONSTITUTION: Active regions(101) are formed on a substrate(100). Tunneling insulation layers(115) are laminated in the active regions. Isolation trenches(105) are formed between the active regions. The isolation trench includes an air gap(107). The isolation trenches separate the active regions, the tunneling insulation layers, and floating gate electrodes. A bottom insulation layer(135) seals the upper side of the isolation trench.
Abstract translation: 目的：提供一种具有气隙的半导体器件及其制造方法，以通过抑制前体和有源区域之间的电荷泄漏和寄生电容来降低半导体器件的功耗。 构成：在衬底（100）上形成有源区（101）。 隧道绝缘层（115）层压在有源区域中。 在有源区之间形成隔离沟（105）。 隔离沟槽包括气隙（107）。 隔离沟槽分离有源区，隧道绝缘层和浮栅电极。 底部绝缘层（135）密封隔离沟槽的上侧。
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