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公开(公告)号：KR1020030035177A
公开(公告)日：2003-05-09
申请号：KR1020010067135
申请日：2001-10-30
Applicant: 삼성전자주식회사
IPC: G11C11/40
Abstract: PURPOSE: An output driver for performing a reliable operation regardless of external power is provided to perform stably operations though a high external voltage is applied to the output driver. CONSTITUTION: A PMOS transistor(MP1) has a gate for receiving the first output data and a drain connected with an output pad(210). The first transistor(MN3) has a gate for receiving the first control voltage, a drain connected with a supply voltage, and a source connected with a source of the PMOS transistor(MP1). The second transistor(MN3) has a drain connected with the output pad(210) and a gate for receiving the second control voltage. An NMOS transistor(MN1) has a gate for receiving the second output data, a drain connected with a source of the second transistor(MN3), and a source connected with ground voltage. A malfunction due to the external voltage is prevented by turning on or off the first and the second transistors(MN2,MN3).
Abstract translation: 目的：提供无论外部电源执行可靠运行的输出驱动器，以便通过向输出驱动器施加高的外部电压来执行稳定的操作。 构成：PMOS晶体管（MP1）具有用于接收第一输出数据的栅极和与输出焊盘（210）连接的漏极。 第一晶体管（MN3）具有用于接收第一控制电压的栅极，与电源电压连接的漏极和与PMOS晶体管（MP1）的源极连接的源极。 第二晶体管（MN3）具有与输出焊盘（210）连接的漏极和用于接收第二控制电压的栅极。 NMOS晶体管（MN1）具有用于接收第二输出数据的栅极，与第二晶体管（MN3）的源极连接的漏极和与地电压相连的源极。 通过接通或关闭第一和第二晶体管（MN2，MN3）来防止外部电压引起的故障。
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公开(公告)号：KR1020010060811A
公开(公告)日：2001-07-07
申请号：KR1019990063253
申请日：1999-12-28
Applicant: 삼성전자주식회사
Inventor： 안기식
IPC: G11C5/14
Abstract: PURPOSE: A device for converting an internal supply voltage appropriate for a semiconductor memory device is provided to improve an operation speed and to reduce an operation current. CONSTITUTION: The device for converting an internal supply voltage includes a reference voltage generation portion(210), a supply voltage conversion portion(220) and an internal supply voltage drive portion(230). The reference voltage generation portion has a plurality of internal voltage generators(211-21N) generating a plurality of reference voltages. The supply voltage conversion portion has a plurality of supply voltage converters(221-22N) receiving the reference voltages and generating a plurality of supply voltages, each having different voltage level, as the internal supply voltages. The internal supply voltage drive portion has a plurality of internal supply voltage drivers(231-23N) receiving and supplying the supply voltages to peripheral circuits of a semiconductor memory device and the other circuits according to a degree effecting the operation speed of the semiconductor memory device.
Abstract translation: 目的：提供一种用于转换适用于半导体存储器件的内部电源电压的装置，以提高操作速度并减少操作电流。 构成：用于转换内部电源电压的装置包括参考电压产生部分（210），电源电压转换部分（220）和内部电源电压驱动部分（230）。 参考电压产生部分具有产生多个参考电压的多个内部电压发生器（211-21N）。 电源电压转换部分具有多个电源电压转换器（221-22N），用于接收参考电压并产生各自具有不同电压电平的多个电源电压作为内部电源电压。 内部电源电压驱动部分具有多个内部电源电压驱动器（231-23N），其根据影响半导体存储器件的操作速度的程度接收和提供对半导体存储器件的外围电路的电源电压和其他电路 。
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公开(公告)号：KR1020000039591A
公开(公告)日：2000-07-05
申请号：KR1019980054977
申请日：1998-12-15
Applicant: 삼성전자주식회사
IPC: G11C5/14
Abstract: PURPOSE: A bonding circuit of option pad for a semiconductor memory device is provided to convert a level of source voltage fed from an outside to a level of internal source voltage when the source voltage fed from the outside is higher than the level of internal source voltage. CONSTITUTION: A voltage subtracted threshold voltages of PMOS transistors(P1,P2) from a source voltage(VCC) is hung in a node(A) when the source voltage is fed in a source voltage pad. The voltage within 3V-7V is hung in the node(A) when the voltage within 4V-8V is fed. A voltage fed to a gate of NMOS transistor(N7) is a higher voltage as the threshold voltage or a voltage between a base and an emitter of bipolar transistor than the level of internal source voltage. The reason to feed the higher voltage than the level of internal source voltage is that the internal source voltage is fed to a source of PMOS transistor to compose an inverter(I1). The voltage of node(A) is transmitted to a node(B) as it is when the voltage hung in a drain of NMOS transistor(N7), that is the voltage of node(A), is smaller than a threshold voltage of NMOS transistor(N7) in a control voltage. And the voltage subtracted the threshold voltage of NMOS transistor(N7) from the control voltage is transmitted to the node(B) when the voltage of node(A) is larger.
Abstract translation: 目的：提供一种用于半导体存储器件的选件焊盘的焊接电路，用于当从外部馈送的源电压高于内部源电压的电平时，将从外部馈送的源极电压的电平转换为内部源极电压的电平 。 构成：当源电压馈送在源极电压焊盘中时，源极电压（VCC）的PMOS晶体管（P1，P2）的电压减去的阈值电压被悬挂在节点（A）中。 当馈电4V-8V内的电压时，3V-7V内的电压悬挂在节点（A）中。 馈送到NMOS晶体管（N7）的栅极的电压是阈值电压或双极晶体管的基极和发射极之间的电压比内部源极电压的电压更高的电压。 馈送电压高于内部电源电压的原因是内部源电压被馈送到PMOS晶体管的源极以构成反相器（I1）。 节点（A）的电压就像当NMOS晶体管（N7）的漏极中的电压（也就是节点（A）的电压）小于NMOS的阈值电压时被传送到节点 晶体管（N7）处于控制电压。 并且当节点（A）的电压较大时，从控制电压减去NMOS晶体管（N7）的阈值电压的电压被传输到节点（B）。
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公开(公告)号：KR1019990060782A
公开(公告)日：1999-07-26
申请号：KR1019970081026
申请日：1997-12-31
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 비트 라인의 스윙폭 감소를 막기 위한 반도체 메모리 장치에 관한 것으로서, 데이터를 저장하기 위한 복수 개의 메모리 셀들과; 비트 라인들과; 상기 비트 라인들을 프리챠지하기 위한 프리챠지 회로와; 외부로부터 인가되는 전원 전압의 레벨을 검출하기 위한 전원 전압 검출 회로를 포함하며, 상기 프리챠지 회로는 전원 전압이 인가되는 전원 단자와; 게이트가 접지되고 상기 전원 단자와 비트 라인 사이에 채널이 형성되는 제 1 PMOS 트랜지스터와; 상기 전원 전압 검출 회로로부터 발생되는 검출 신호가 게이트로 인가되고, 상기 제 1 PMOS 트랜지스터의 채널과 병렬로 형성되는 채널을 갖는 제 2 PMOS 트랜지스터와; 게이트로 외부로부터 제어 신호가 인가되고 상기 제 2 PMOS 트랜지스터의 채널과 병렬로 형성되는 채널을 갖는 제 2 PMOS 트랜지스터와; 외부로부터 인가되는 제어 신호에 응답하여 비트 라인을 프리챠지하기 위한 제 3 PMOS 트랜지스터를 포함한다. 이와 같은 장치에 의해서 비트 라인 쌍의 전압 차가 감소되는 것을 막을 수 있다.
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公开(公告)号：KR1019990060781A
公开(公告)日：1999-07-26
申请号：KR1019970081025
申请日：1997-12-31
Applicant: 삼성전자주식회사
IPC: G11C5/14
Abstract: 본 발명은 밴드 갭 기준 전압 발생 회로에 관한 것으로서, 더 구체적으로는 전류 소모량을 줄일 수 있는 밴드 갭 기준 전압 발생 회로에 관한 것으로서, 외부로부터 인가되는 전원 전압을 인가 받아 밴드 갭 기준 전압을 발생하는 밴드 갭 기준 전압 발생 회로에 있어서, 상기 전원 전압을 인가 받아 전류를 공급받고, 칩 선택 신호에 응답하여 기준 전압을 발생하는 기준 전압 발생 회로와: 상기 기준 전압을 분배하기 위한 전압 분배 회로와; 상기 칩 선택 신호가 비활성화될 때, 상기 기준 전압 발생 회로의 전류 경로를 차단하여 기준 전압의 레벨을 유지하기 위한 차단 회로를 포함한다.
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Patent Agency Ranking
公开(公告)号：KR100172358B1
公开(公告)日：1999-03-30
申请号：KR1019950022571
申请日：1995-07-27
Applicant: 삼성전자주식회사
Inventor： 안기식
IPC: G11C11/407
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야:
풀업 트랜지스터와 풀다운 트랜지스터를 가지며 메모리 셀의 출력데이타를 구동하기 위한 입출력 드리이버의 회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제:
메모리 셀 어레이의 출력된 레벨을 구동하기 위한 구동속도를 증가시키고 하이 레벨에서의 발생되는 노이즈를 감소하기 위한 반도체 메모리 장치의 입출력 구동회로를 제공함에 있다.
3. 발명의 해결방법의 요지:
전원전압의 변이에 따라 동작하는 트랜지스터들을 달리하는 것을 요지로한다.
4. 발명의 중요한 용도:
반도체 메모리 장치의 입출력구동회로에 적합하게 사용된다.-
公开(公告)号：KR1019980065937A
公开(公告)日：1998-10-15
申请号：KR1019970001172
申请日：1997-01-16
Applicant: 삼성전자주식회사
Inventor： 안기식
IPC: G11C11/40
Abstract: 본 발명은 웨이퍼 스트레스 모드시 발생되는 전류의 방전을 줄일 수 있는 반도체 메모리 장치의 블럭 워드라인 디코더에 관한 것으로, 이러한 블럭 워드라인 디코더는 전원전압과 각 출력노드사이에 채널이 직렬로 접속되고, 웨이퍼 번인 활성화신호가 인가되는 게이트를 가지는 복수개의 제1트랜지스터들과; 상기 각 출력노드와 제1노드사이에 채널이 직렬로 접속되고, 블럭선택어드레스와 로우어드레스가 조합된 제1제어신호가 인가되는 게이트를 가지는 복수개의 제2트랜지스터들과; 상기 제1노드와 접지전원사이에 채널이 각기 직렬로 접속되고, 상기 로우 어드레스의 조합에 의해 디코딩된 제2제어신호가 인가되는 게이트를 가지는 복수개의 제3트랜지스터들과; 상기 대응되는 출력노드에 각기 접속되는 복수개의 인버어터들로 구성됨을 특징으로 한다.
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公开(公告)号：KR1019980040791A
公开(公告)日：1998-08-17
申请号：KR1019960060028
申请日：1996-11-29
Applicant: 삼성전자주식회사
Inventor： 안기식
IPC: G11C7/06
Abstract: 고전압에서의 전류소모를 억제하기 위해 개시된 바이씨모오스 센스앰프 회로는, 고전압 검출신호의 상태에 응답하여 센스앰프 회로의 전류패스를 추가적으로 병렬로 형성하는 더미 패스부를 가짐에 의해 저전압에서는 고속동작에 제한이 없도록 하고 고전압에서는 더미패스의 차단에 의해 전류소모가 억제되도록 함을 특징으로 한다.
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公开(公告)号：KR1019970023407A
公开(公告)日：1997-05-30
申请号：KR1019950034953
申请日：1995-10-11
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 본 발명은 풀업 및 풀 다운 수단을 구비하여 고속용 입출력 드라이버의 구조에 관한 것으로서, 풀업용으로 사용되는 바이폴라 트랜지스터, 제1PMOS트랜지스터 및 제2PMOS트랜지스터; 풀다운용으로 사용되는 제1NMOS트랜지스터 및 제2NMOS트랜지스터; 입력신호 DOU1, HVDO1, DOU1과 위상이 반대이면서 일정시간 지연된 신호를 만드는 지연블럭; 상기 지연블럭의 출력을 받아들이는 NOR게이트; 상기 상기 NOR게이트의 출력이 상기 풀다운용 제2NMOS트랜지스터의 게이트에 연결되며, 상기 지연 블럭의 출력을 받아들이는 NAND게이트; 및 상기 NAND게이트의 출력이 상기 제2PMOS트랜지스터에 연결되고 상기 DOU1신호를 받아들이는 인버터의 출력이 상기 제1PMOS트랜지스터의 게이트에 연결된 구조를 갖는다.
따라서 상술한 바와 같이 본 발명에 따른 고속용 입출력 드라이버는 종래의 회로에 추가의 풀업 수단 및 풀다운 수단을 구비함으로써, 버퍼의 속도를 높이는 효과를 갖는다.-
公开(公告)号：KR1019970012703A
公开(公告)日：1997-03-29
申请号：KR1019950028402
申请日：1995-08-31
Applicant: 삼성전자주식회사
IPC: G11C11/34 , G11C11/407
Abstract: 1. 청구범위 기재된 발명이 속하는 기술 분야
반도체 메모리 장치에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
어드레스 버퍼로부터 발생되는 어드레스신호들이 동시에 인에이블될 경우에 발생되는 어드레스 교란을 방지할 수 있는 반도체 메모리 장치를 제공함에 있다.
3. 발명의 해결방법의 요지
어드레스 버퍼로부터 발생되는 어드레스신호 및 상보 어드레스신호가 동시에 인에이블될 경우에 이를 감지하여 상기 어드레스신호들과 대응되는 워드라인을 디세이블시키는 디세이블수단을 구비한다.
4. 발명의 중요한 용도
고집적 반도체 메모리 장치에 적합하게 사용된다.
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