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公开(公告)号：KR100807214B1
公开(公告)日：2008-03-03
申请号：KR1020050011838
申请日：2005-02-14
Applicant: 삼성전자주식회사
IPC: H01L27/146
CPC classification number: H01L27/14636 , H01L27/14627 , H01L27/14632 , H01L27/14687
Abstract: 향상된 감도를 갖는 이미지 센서 및 그 제조 방법에서, 상기 이미지 센서는 기판의 제1 영역에 포토다이오드가 형성되어 있다. 상기 제1 영역에는, 제1 다층 배선을 포함하고, 상부면에는 상기 포토다이오드 각각에 대응하는 단위 픽셀의 광 입사면을 갖는 제1 층간 절연막 구조물이 형성되어 있다. 상기 제1 영역에 접하는 제2 영역에는, 상기 제1 다층 배선의 상부면보다 높은 상부면을 갖는 제2 다층 배선을 포함하고, 상부면이 상기 제1 층간 절연막 구조물의 광 입사면보다 높게 위치하는 제2 층간 절연막 구조물이 형성되어 있다. 상기 이미지 센서는 센싱 감도가 향상되고 입사각에 따른 센싱 광의 마진이 증가된다.
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公开(公告)号：KR100652379B1
公开(公告)日：2006-12-01
申请号：KR1020040072819
申请日：2004-09-11
Applicant: 삼성전자주식회사
IPC: H01L27/146 , H01L31/10
CPC classification number: H01L27/14627 , H01L27/14685
Abstract: 포토다이오드와 마이크로 렌즈 사이에 금속층간절연막의 일부로 구성되는 이너 렌즈가 형성되어 있는 CMOS 이미지 센서 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 CMOS 이미지 센서는 상기 포토다이오드 영역에서 상기 층간절연막 위에 상기 포토다이오드와 대면하도록 이너 렌즈(inner lens)가 위치되어 있다. 상기 이너 렌즈는 상기 금속층간절연막의 일부로 이루어진다. 상기 포토다이오드 영역에서 상기 금속층간절연막을 관통하여 상기 이너 렌즈를 덮도록 광투과부가 형성되어 있다. 상기 광투과부는 상기 금속층간절연막 구성 물질과는 다른 물질로 이루어진다. 상기 이너 렌즈와 광투과부와의 사이에 라이너가 개재될 수 있다.
CMOS 이미지 센서, 이너 렌즈, 볼록 렌즈, 오목 렌즈, 집광-
公开(公告)号：KR100614650B1
公开(公告)日：2006-08-22
申请号：KR1020040074264
申请日：2004-09-16
Applicant: 삼성전자주식회사
IPC: H01L27/146 , H01L31/10
CPC classification number: H01L27/14687 , H01L27/14609 , H01L27/14689
Abstract: 여기에 개시되는 이미지 센서는 광감지 소자 및 여기에 생성된 전하를 출력하기 위한 적어도 하나의 트랜지스터를 포함한다. 상기 광감지 소자에 연결된 트랜지스터는 바이어스 전압이 인가되는 게이트 전극 및 상기 게이트 전극 상에 배치된 이온 주입 차단 패턴으로 이루어진 적층 게이트 패턴을 포함한다. 상기 이온 주입 차단 패턴으로 인해서 상기 광감지 소자의 웰 영역 형성을 형성하기 위한 이온 주입 공정에서 상기 웰 영역이 상기 광감지 소자에 연결된 트랜지스터의 게이트 전극에 자기정렬적으로 형성된다.
이미지 센서, CMOS, CCD, CIS-
公开(公告)号：KR1020020024891A
公开(公告)日：2002-04-03
申请号：KR1020000056716
申请日：2000-09-27
Applicant: 삼성전자주식회사
IPC: H01L27/10
CPC classification number: H01L21/76897 , H01L21/7684 , H01L27/10873
Abstract: PURPOSE: A method for fabricating a semiconductor memory device is provided to obtain a mis-alignment margin by forming a self-aligned contact hole. CONSTITUTION: A gate oxide layer(14) and a polysilicon layer pattern(16) are formed on a semiconductor substrate(10). A spacer(20) is formed on a sidewall of the polysilicon layer pattern(16). A silicon oxy nitride layer is formed thereon. The first interlayer dielectric is formed thereon. A photoresist mask pattern is formed on the first interlayer dielectric. A contact hole is exposed by performing an etch process. A metal layer is formed thereon. The first to the third gate electrode structure(G1,G2,G3) including a metal silicide layer pattern(18a) and a spacer(20a) are formed by performing a chemical mechanical polishing process. A self-aligned contact plug(28) is formed thereon. A photo-resist mask is formed on the semiconductor substrate(10). An ion implantation region(32) is formed on a channel region. The second interlayer dielectric(34) is formed thereon. A contact hole is formed on the second interlayer dielectric(34). A metal contact plug(36) is formed on the contact hole. A wiring layer(38) is formed on the second interlayer dielectric(34).
Abstract translation: 目的：提供一种制造半导体存储器件的方法，以通过形成自对准接触孔来获得误取向余量。 构成：在半导体衬底（10）上形成栅氧化层（14）和多晶硅层图案（16）。 间隔物（20）形成在多晶硅层图案（16）的侧壁上。 在其上形成氮氧化硅层。 在其上形成第一层间电介质。 在第一层间电介质上形成光致抗蚀剂掩模图案。 通过执行蚀刻工艺来暴露接触孔。 在其上形成金属层。 通过进行化学机械抛光工艺，形成包括金属硅化物层图案（18a）和间隔物（20a）的第一至第三栅电极结构（G1，G2，G3）。 在其上形成自对准的接触塞（28）。 在半导体衬底（10）上形成光刻胶掩模。 在沟道区上形成离子注入区（32）。 在其上形成第二层间电介质（34）。 在第二层间电介质（34）上形成接触孔。 金属接触塞（36）形成在接触孔上。 在第二层间电介质（34）上形成布线层（38）。
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公开(公告)号：KR1020010010823A
公开(公告)日：2001-02-15
申请号：KR1019990029921
申请日：1999-07-23
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: PURPOSE: A method for manufacturing a semiconductor device is to simplify a process for interconnecting an upper and a lower metallic layers through a via hole, thus to reduce manufacturing cost of a semiconductor device. CONSTITUTION: A manufacturing method of a semiconductor device comprises the steps of: forming a lower metallic layer(11) on a semiconductor substrate(10) and depositing an interlayer insulating layer(13) on the metallic layer; forming a pattern of a photoresist layer on which the first opening portion is positioned on the desired portion of the interlayer insulating layer, on the interlayer insulating layer and forming an etching groove(16) in desired depth using the photoresist layer pattern as an etching mask; forming an opening portion for a via hole(18) on the etching groove; forming a via hole for exposing the lower metallic layer using the photoresist pattern as a mask; and forming an upper metallic layer to be filled in the via hole and the etching groove.
Abstract translation: 目的：制造半导体器件的方法是简化通过通孔将上下金属层互连的工艺，从而降低半导体器件的制造成本。 构成：半导体器件的制造方法包括以下步骤：在半导体衬底（10）上形成下金属层（11）并在金属层上沉积层间绝缘层（13）; 在所述层间绝缘层上形成其上所述第一开口部分位于所述层间绝缘层的期望部分上的光致抗蚀剂层的图案，并使用所述光致抗蚀剂层图案作为蚀刻掩模形成期望深度的蚀刻槽（16） ; 在蚀刻槽上形成通孔（18）的开口部分; 形成用于使用光致抗蚀剂图案作为掩模使下部金属层曝光的通孔; 并且形成要填充在通孔和蚀刻槽中的上金属层。
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Patent Agency Ranking
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公开(公告)号：KR1019940010350A
公开(公告)日：1994-05-26
申请号：KR1019920019740
申请日：1992-10-26
Applicant: 삼성전자주식회사
IPC: H01L27/11
Abstract: 본 발명은 VMOS(Vertical Metal Oxide Semiconductor) 트랜지스터를 이용한 스태틱랜덤억세스 메모리 및 이의 제조방법에 관한 것이다.
본 발명은 2개의 전송트랜지스터, 2개의 구동트랜지스터 및 2개의 부하소자가 상호연결되어 하나의 메모리셀을 구성하는 반도체장치에 있어서, 상기 구동트랜지스터가 반도체기판을 식각하여 이 식각된 부분에 트렌지스터를 형성하는 VMOS 트랜지스터로 이루어진 것을 특징으로 하는 반도체장치를 제공한다.
본 발명에 의하면, SRAM셀크기의 축소가 가능하게 되고. 공정을 단순화하는 한편 셀내의 단차를 개선시킬수 있어 SRAM셀의 고집적화를 도모할 수 있다.-
公开(公告)号：KR1019930020692A
公开(公告)日：1993-10-20
申请号：KR1019920004780
申请日：1992-03-23
Applicant: 삼성전자주식회사
IPC: H01L27/11
Abstract: 본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 제1 및 제2의 전송트랜지스터, 제1 및 제2의 구동트랜지스터 및 제1 및 제2의 부하소자가 상호 연결되어 하나의 메모리셀을 구성하는 반도체 메모리장치에 있어서, 노드 단을 구성하는 불순물확산영역을 제외한 불순물 확산영역은 게이트와 자기정합되는 모양으로 형성되는 제1의 불순물확산영역과 상기 게이트 측벽에 형성된 스페이서와 자기정합되는 모양으로 형성되는 제2의 불순물확산 영역으로 구성되고, 상기 스페이서는 노드 단을 구성하는 불순물확산영역을 제외한 불순물확산영역과 접하는 게이트의 측벽에 형성되어 있는 것을 특징으로 하는 반도체장치 및 그 제조방법을 제공한다. 따라서, 본 발명에 의한 반도체장치 및 그 제조방법에 의하면 LDD구조 형성시 발생할지도 모를 반도체기판의 격자결함을 최대한 줄여 메모리셀의 노드 단에서 발생하는 누설전류를 방지함으로써 SRAM셀의 데이타 보존 실패를 방지할 수 있다.
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公开(公告)号：KR1019930008076B1
公开(公告)日：1993-08-25
申请号：KR1019900015770
申请日：1990-09-28
Applicant: 삼성전자주식회사
IPC: H01L27/11
Abstract: A semiconductor memory device having SRAM is produced by (1) confining a transistor region by forming a device separation film on a portion of semiconductor substrate, (2) forming a gate oxide film on the transistor region, (3) forming a polycide multilayer on the device separation film and gate oxide film, (4) implanting impurity ions on the all region of polycide multilayers, (5) forming a gate electrode on the portion of the transistor with polycide multilayers, (6) forming a source and drain region on the surface of substrate, and (7) forming a polysilicon layer to connect gate electrode and the portion by adding an insulation film on the gate electrode and heat treating.
Abstract translation: 具有SRAM的半导体存储器件通过以下步骤来制造：（1）通过在半导体衬底的一部分上形成器件分离膜来限制晶体管区域，（2）在晶体管区域上形成栅极氧化膜，（3）形成多晶硅化物多层 器件分离膜和栅极氧化膜，（4）在多晶硅多层膜的所有区域上注入杂质离子，（5）在多晶硅化物多层的晶体管部分上形成栅电极，（6）形成源极和漏极区域 衬底的表面，以及（7）通过在栅电极上添加绝缘膜并进行热处理形成多晶硅层以连接栅极和该部分。
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公开(公告)号：KR1019930002057B1
公开(公告)日：1993-03-22
申请号：KR1019900008124
申请日：1990-06-01
Applicant: 삼성전자주식회사
IPC: H01L21/60
Abstract: The method of metallic wiring formation on the basic pattern (10), formed by depositing and etching conductive materials and insulating films, of semiconductor devices comprises (a) vapor depositing aluminum film (11) and the first titanium nitride film (12) in order, (b) forming patterns (20) for metallic wiring by photographing and etching the above (11)(12) films, (c) vapor depositing the second titanium nitride film (13) on patterns (20), (d) completely coating aluminum film with TiN film (12,13).
Abstract translation: 通过沉积和蚀刻半导体器件的导电材料和绝缘膜形成的基本图案（10）上的金属布线形成方法包括：（a）依次蒸镀铝膜（11）和第一氮化钛膜（12） （b）通过拍摄和蚀刻上述（11）（12）膜来形成用于金属布线的图案（20），（c）在图案（20）上气相沉积第二氮化钛膜（13），（d）完全涂覆 具有TiN膜的铝膜（12,13）。
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