公开(公告)号：KR1019940010090A

公开(公告)日：1994-05-24

申请号：KR1019920019988

申请日：1992-10-29

Applicant: 삼성전자주식회사

Inventor： 이정혁

IPC: G11C11/34

Abstract: 본 발명은 듀얼 포트 기능을 가진 반도체 메모리 장치의 입출력 제어회로를 공개한다. 그 회로는 데이타라인에 전송된 데이타를 저장하거나 저장된 데이타를 상기 데이타라인에 전송하기 위한 메모리 셀들, 열 어드레스 신호를 디코드하는 열 어드레스 디코더, 라이트 마스크 신호와 플래쉬 디코드하는 열 어드레스 디코더, 라이트 마스크 신호와 플래쉬 라이트 인에이블 신호를 입력하여 플래쉬 라이트 인에이블 신호를 발생하는 플래쉬 라이트 인에이블 신호 발생수단, 상기 열 어드레스 디코더의 출력신호와 상기 플래쉬 라이트 인에이블 신호 발생 수단으로 부터의 플래쉬 라이트 인에이블 신호에 응답하는 게이트들, 상기 게이트들의 출력신호에 의해서 온되는 전송게이트들, 상기 전송게이트들에 전송할 데이타들을 선택하는 선택회로로 구성되어 있다. 따라서, 열 선택통로를 제어하기가 용이하고 동작시간이 빨라진다.

公开(公告)号：KR101887109B1

公开(公告)日：2018-09-11

申请号：KR1020110083412

申请日：2011-08-22

Applicant: 삼성전자주식회사

Inventor： 이정혁 ,  하대원 ,  심규리

IPC: G11C13/00 ,  G11C16/10

CPC classification number: G11C8/00 ,  G11C11/16 ,  G11C11/1675 ,  G11C13/00 ,  G11C13/0004 ,  G11C13/0007 ,  G11C13/0038 ,  G11C13/0069 ,  G11C17/16 ,  G11C29/021 ,  G11C29/028 ,  G11C2013/0076 ,  G11C2013/0083 ,  G11C2013/0092 ,  G11C2029/5006

Abstract: 저항변화메모리장치및 그에따른전류트리밍방법이개시된다. 저항변화메모리장치는, 저항변화메모리셀들의어레이를포함한다. 또한, 저항변화메모리장치는, 프로그램동작모드에서상기저항변화메모리셀들의어레이내의선택된메모리셀로리셋전류를인가함에의해상기선택된메모리셀을고저항상태로리셋하기위해구성된라이팅회로를포함한다. 여기서, 상기리셋전류의레벨은상기저항변화메모리셀들의어레이에대한초기리셋전류분포에의존한다. 본발명의실시예적구성에따르면, 리셋프로그램에러나셋 복귀프로그램에러가최소화또는감소되어저항변화메모리장치의제조수율이증대된다. 또한메모리셀의엔듀런스페일및 디스터브페일이최소화또는감소되어메모리장치의신뢰성이개선된다.

公开(公告)号：KR1020140055739A

公开(公告)日：2014-05-09

申请号：KR1020120122987

申请日：2012-11-01

Applicant: 삼성전자주식회사

Inventor： 이정혁

IPC: G11C16/34 ,  G11C16/10

CPC classification number: G11C29/08 ,  G11C11/161 ,  G11C11/1675 ,  G11C11/1677 ,  G11C29/42 ,  G11C29/44 ,  G11C29/52 ,  G11C2029/4402

Abstract: The present invention relates to a method to operate a nonvolatile memory. The operating method of the present invention comprises the steps of: programming memory cells using a normal program pulse; reading data from the memory cells; extracting fail cells based on the read data; storing information about the fail cells to a buffer; and re-programming the fail cells based on the information stored in the buffer using an enhanced program pulse in an idle state.

Abstract translation: 本发明涉及一种操作非易失性存储器的方法。 本发明的操作方法包括以下步骤：使用正常编程脉冲对存储器单元进行编程; 从存储器单元读取数据; 根据读取的数据提取失败单元; 将关于故障单元的信息存储到缓冲器; 并且使用处于空闲状态的增强的编程脉冲，基于存储在缓冲器中的信息来重新编程故障单元。

公开(公告)号：KR1020130021095A

公开(公告)日：2013-03-05

申请号：KR1020110083412

申请日：2011-08-22

Applicant: 삼성전자주식회사

Inventor： 이정혁 ,  하대원 ,  심규리

IPC: G11C13/00 ,  G11C16/10

CPC classification number: G11C8/00 ,  G11C11/16 ,  G11C11/1675 ,  G11C13/00 ,  G11C13/0004 ,  G11C13/0007 ,  G11C13/0038 ,  G11C13/0069 ,  G11C17/16 ,  G11C29/021 ,  G11C29/028 ,  G11C2013/0076 ,  G11C2013/0083 ,  G11C2013/0092 ,  G11C2029/5006

Abstract: PURPOSE: A resistance change memory device and a current trimming method thereof are provided to increase the yield of the resistance change memory device by minimizing a reset program error or a set recovery program error. CONSTITUTION: A resistance change memory device includes a writing circuit(20) and an array(70) of resistance change memory cells. The writing circuit resets the selected memory cells with a high resistant state by applying a reset current to the selected memory cell in the array of the resistance memory cells in a program operation mode. The level of a reset current depends on an initial reset current distribution about the array of the resistance change memory cells.

Abstract translation: 目的：提供电阻变化存储器件及其电流修整方法，以通过使复位程序错误或设定的恢复程序错误最小化来提高电阻变化存储器件的产量。 构成：电阻变化存储装置包括写入电路（20）和电阻变化存储单元的阵列（70）。 写入电路通过在编程操作模式中对电阻存储单元的阵列中的所选择的存储单元施加复位电流，使具有高电阻状态的所选存储单元复位。 复位电流的电平取决于关于电阻变化存储单元阵列的初始复位电流分布。

公开(公告)号：KR1020000018831A

公开(公告)日：2000-04-06

申请号：KR1019980036609

申请日：1998-09-05

Applicant: 삼성전자주식회사

Inventor： 이정혁

IPC: H01L21/68

Abstract: PURPOSE: A wafer guide is provided to initially prevent a wafer from bounding caused by misalignment of a wafer and be applied to a wafer loading system easily installing the wafer guide. CONSTITUTION: A pair of parallel corners of a tetragonal wire is bent with a predetermined height to make a general shape a square of which a right corner is open. A wire is extended to one corner of the square. Two grooves are formed at the extended wire. A control bolt is installed in the two grooves of the wafer guide to insert the control bolt thereinto.

Abstract translation: 目的：提供晶片引导件以最初防止晶片由于晶片的未对准而引起的边界，并且被施加到容易安装晶片引导件的晶片加载系统。 构成：四边形线的一对平行角以预定的高度弯曲，以形成一个正方形，其右角是敞开的。 电线延伸到正方形的一个角落。 在延长线上形成两个凹槽。 控制螺栓安装在晶片引导件的两个槽中，以将控制螺栓插入其中。

公开(公告)号：KR100161486B1

公开(公告)日：1998-12-01

申请号：KR1019950066839

申请日：1995-12-29

Applicant: 삼성전자주식회사

Inventor： 이정혁

IPC: H01L27/04

Abstract: 로딩 보상회로를 갖는 반도체장치가 포함되어 있다. 본 발명은, 드라이버단의 출력신호를 하나 이상의 버스라인을 통하여 리시버단으로 전송하는 반도체장치에 있어서, 상기 버스라인의 소정의 지점에 위치하며, 상기 버스라인을 통해 전송된 상기 드라이버단의 출력신호를 받아 버퍼링하는 논리 수단 및 상기 논리 수단의 출력신호를 받아 드라이브하는 드라이빙 수단으로 구성된 로딩 보상회로를 구비하는 것을 특징으로 한다. 상기 논리 수단은 상기 드라이버단의 출력신호를 각각 받아 버퍼링하는 하나 이상의 인버터로 구성되며, 상기 드라이빙 수단은 상기 논리 수단의 출력단이 게이트에 각각 접속된 피모스 및 엔모스 트랜지스터로 이루어진 하나 이상의 인버터로 구성됨을 특징으로 한다. 따라서 본 발명은, 데이터신호가 통과하는 버스라인의 길이가 길어도 상기 버스라인을 통과한 데이터신호의 경사를 개선하고 펄스모양에 가까운 파형을 얻을 수 있는 장점이 있다.

公开(公告)号：KR100154745B1

公开(公告)日：1998-12-01

申请号：KR1019950024718

申请日：1995-08-10

Applicant: 삼성전자주식회사

Inventor： 이정혁

IPC: G11C11/34 ,  H03K19/00

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
반도체 메모리장치
2. 발명이 해결하려고 하는 기술적 과제
반도체 메모리장치에서 센싱구간에서 설정된 시간 동안 입출력라인의 센싱 동작을 수행하며, 설정 시간의 지나면 나머지 센싱주기에 프리차지 동작을 수행하여 사이클시간을 개선한다.
3. 발명의 해결 방법의 요지
입출력라인의 센싱구간 및 프리차지구간을 제어하는 클럭신호에 동기되어 데이터의 출력을 제어하는 반도체 메모리장치가 비트라인에 연결되는 메모리어레이와, 비트라인과 입출력라인 사이에 연결되며 컬럼선택신호에 의해 비트라인과 입출력라인을 연결하는 컬럼선택수단과, 입출력라인에 연결되며 센싱활성화신호에 의해 입출력라인의 전압을 센싱 및 증폭하여 출력데이터로 래치하는 센스앰프수단과, 클럭신호를 입력으로 하며, 클럭신호에 센싱구간 시작시점에서 펄스신호를 발생하는 수단과, 지연수단을 구비하고 펄스신호를 입력으로 하며, 펄스신호가 발생되어 센싱구간과 시작되는 천이시점에서 컬럼선택신호 및 센싱활성화신호를 활성화시키고 프리차지신호를 비활성화시키며, 지연수단에 의해 설정되는 지연펄스 신호 발생시 컬럼선� ��신호 및 센싱활성화신호를 비활성화시키고 프리차지신호를 활성화시키는 제어수단으로 구성되어, 클럭신호에 센싱구간에서 제어수단에 의해 설정된 시간동안 입출력라인의 센싱전압이 적정 레벨로 디벨로프된 후 센싱 동작을 중단하고 프리차지 동작으로 천이시킨다.
4.발명의 중요한 용도
반도체 메모리장치에서 억세스시간에 손실이 없으면서 사이클시간 중 최대의 프리차지시간을 갖도록 하므로서, 데이터 출력 동작을 안정화시킬 수 있음.

公开(公告)号：KR1019960011209B1

公开(公告)日：1996-08-21

申请号：KR1019930026144

申请日：1993-12-02

Applicant: 삼성전자주식회사

Inventor： 이정혁

IPC: G11C11/407

CPC classification number: G11C7/1075

Abstract: a first power source; a second power source; a unit latch circuit receiving the first power source and the second power source as a source power; a SAM(Serial Access Memory) formed by comprising several unit latch circuits; and a peak current reducing means formed on the path where the first power source and the second power source are inputted to the unit latch circuits.

Abstract translation: 第一个电源; 第二电源; 接收所述第一电源和所述第二电源作为源电力的单元锁存电路; 一个由多个单元锁存电路组成的SAM（串行存取存储器）; 以及在第一电源和第二电源被输入到单元锁存电路的路径上形成的峰值电流减小装置。

公开(公告)号：KR100092174B1

公开(公告)日：1995-11-28

申请号：KR1019920009409

申请日：1992-05-30

Applicant: 삼성전자주식회사

Inventor： 이정혁

IPC: G11C11/407

公开(公告)号：KR1019950020715A

公开(公告)日：1995-07-24

申请号：KR1019930026144

申请日：1993-12-02

Applicant: 삼성전자주식회사

Inventor： 이정혁

IPC: G11C11/407

Abstract: 본 발명은 듀얼포트 메모리로서의 비디오램에서 특히 램과 샘과의 사이에 이루어지는 데이타전송동작시 잡음발생이 최소로 이루어지는 비디오램 및 비디오램에서의 데이타전송시 샘블럭에서의 피크전류 억제방법에 관한 것으로, 본 발명은, 제1전원과, 제2전원과, 상기 제1전원과 제2전원을 각각 소오스전원으로서 입력하는 단위래치회로와, 상기 단위 래치회로가 다수개로 구성하여 형성되는 샘블럭과, 상기 제1전원과 제2전원이 상기 단위 래치회로로 입력되는 경로상에 각각 형성되는 피크전류 억제수단을 구비하는 비디오램 및 데이타의 액세스사이클시 상기 제1전원과 제2전원에서 발생되는 잡음이 상기 피크전류 억제수단을 통해 상기 단위래치회로로 공급됨에 의해 상기 샘블럭에서의 잡음을 억제하는 비디오램의 샘블럭에서의 피크전류 억제 법을 개시하고 있다. 이와 같은 본 발명에 의한 비디오램은 피크전류 억제수단을 샘블럭에 구비함에 의해, 특히 샘블럭을 통한 데이타전송동작시 전원전압단과 접지전압단에서의 잡음발생을 최소화시킬 수 있다. 또한 샘블럭을 통한 데이타전송동작시 이 샘블럭에서 데이타의 전압레벨이 예정된 전압레벨에서 역전되는 현상이 방지되는 효과가 있다. 또한 샘블럭이 증가되면서도 피크전력량의 발생은 최대한 억제할 수 있어 고집적 비디오램에 유리하며, 결과적으로 비디오램의 신뢰성을 향상시키는 부가적인 효과가 발생한다.