公开(公告)号：KR100759780B1

公开(公告)日：2007-09-20

申请号：KR1020060085168

申请日：2006-09-05

Applicant: 삼성전자주식회사

Inventor： 김정열 ,  임정돈 ,  김성훈 ,  이우진

IPC: G11C7/10

CPC classification number: G11C7/1006 ,  G11C7/1051 ,  G11C7/106 ,  G11C7/1069 ,  G11C7/1078 ,  G11C7/1087 ,  G11C7/1096 ,  G11C2207/107

Abstract: A semiconductor memory device and a data input/output method thereof are provided to reduce the number of input lines and output lines by using control signals with different enabled periods without using a multiplexer. A semiconductor memory device includes a memory core and an input circuit(1300). The input circuit generates second data having bits, where the number of bits 2N times the number of bits of first data, using latch circuits operating in response to input control signals with different enabled periods, and provides the second data to the memory core. An output circuit generates fourth data having bits, where the number of bits is 1/(2N) times the number of bits of third data outputted from the memory core, using latch circuits operating in response to output control signals with different enabled periods, and provides the fourth data to an output pin.

Abstract translation: 提供半导体存储器件及其数据输入/输出方法，以通过使用具有不同使能周期的控制信号来减少输入线和输出线的数量而不使用多路复用器。 半导体存储器件包括存储器芯和输入电路（1300）。 输入电路产生具有比特数的第二数据，其中第二数据的数目是第一数据的比特数的2N倍，使用响应于具有不同使能周期的输入控制信号而工作的锁存电路，并将第二数据提供给存储器核心。 输出电路产生具有位的第四数据，其中位数是从存储器核心输出的第三数据的位数的1 /（2N）倍，使用响应于具有不同使能周期的输出控制信号而工作的锁存电路，以及 将第四个数据提供给输出引脚。

公开(公告)号：KR100643498B1

公开(公告)日：2006-11-10

申请号：KR1020050111214

申请日：2005-11-21

Applicant: 삼성전자주식회사

Inventor： 장성진 ,  임정돈

IPC: G11C7/10

Abstract: A data bus inversion circuit and method in a semiconductor memory are provided to perform high speed and accurate data transmission, by reducing power consumption and signal noise. A data bus inversion circuit(300) in a semiconductor memory comprises at least one data bus inversion block(310~380) selectively inverting the present input data according to the bit logic state of input data comprising serial bit signals. In the data bus inversion block, a comparison judgment part generates a first comparison signal according to a logic state change bit number obtained by comparing the present input data with prior input data, and generates a first inversion control signal for determining whether to invert the present input data by comparing the inversion information of the prior input data, in a first mode, and generates a second inversion control signal according to superior bit logic state of the present input data, in a second mode. A data conversion part inverts or does not invert the present input data in response to the first inversion control signal and the second inversion control signal.

Abstract translation: 通过降低功耗和信号噪声，提供半导体存储器中的数据总线反转电路和方法以执行高速和精确的数据传输。 半导体存储器中的数据总线倒置电路（300）包括根据包括串行位信号的输入数据的位逻辑状态来选择性地反转当前输入数据的至少一个数据总线倒置块（310〜380）。 在数据总线反转模块中，比较判断部分根据通过将当前输入数据与先前输入数据进行比较而获得的逻辑状态改变比特数来产生第一比较信号，并且产生用于确定是否反转当前的第一反转控制信号 在第一模式中通过比较先前输入数据的反转信息来输入数据，并且在第二模式中根据当前输入数据的高位逻辑状态生成第二反转控制信号。 数据转换部件响应于第一反转控制信号和第二反转控制信号而反转或不反转当前输入数据。