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公开(公告)号：KR1020100091433A
公开(公告)日：2010-08-19
申请号：KR1020090010619
申请日：2009-02-10
Applicant: 삼성전자주식회사
IPC: H01L27/108 , H01L21/8242
CPC classification number: H01L29/0619 , G11C7/18 , G11C8/14 , H01L27/108
Abstract: PURPOSE: A semiconductor memory device including a guard-ring region is provided to block the influence of noises by forming the guardring region inside a cell block. CONSTITUTION: A plurality of memory cells is formed in a cell block(CB). A formed guardring region(210) is formed inside the cell block. A sense-amplifying region amplifies data stored in the memory cell of the cell block. A second guardring region is formed between the cell block and the sense-amplifying region. A bulk-bias voltage is applied to the first guarding region and the second guardring region.
Abstract translation: 目的：提供包括保护环区域的半导体存储器件，以通过在电池块内部形成防护区来阻止噪声的影响。 构成：在单元块（CB）中形成多个存储单元。 形成的防护区域（210）形成在电池块的内部。 感测放大区域放大存储在单元块的存储单元中的数据。 第二保护区域形成在单元块和读出放大区域之间。 体积偏置电压施加到第一防护区域和第二防护区域。
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公开(公告)号：KR1020090005791A
公开(公告)日：2009-01-14
申请号：KR1020070069101
申请日：2007-07-10
Applicant: 삼성전자주식회사
Abstract: A sensing sensitivity and control method using the same is provided to perform data sensing and the exact amplification operation by minimizing the floating state and coupling of the circuit for sense amp. A sense amp unit(110) comprises a plurality of PMOS sense amplifier units(PSA0, PSA1) and a plurality of NMOS sense amplifier units(NSA0, NSA1) located between the bit line(BL0,BL1,BLB0,BLB1). The PMOS sense amplifier unit comprises the first PMOS transistor(P10) connected to the bit line(BL0) and the second PMOS transistor(P20) connected to the sub bit line(BLB0). The NMOS sense amplifier unit(NSA0) comprises the first NMOS(N10) connected to bit line and the second NMOS transistor(N20) connected to the sub bit line. The sense amplifier controller(130) comprises a precharge circuit(132), a precharge signal generating circuit(134) and a power circuit(136).
Abstract translation: 提供了使用其的感测灵敏度和控制方法，以通过最小化用于感测放大器的电路的浮置状态和耦合来执行数据检测和精确的放大操作。 读出放大器单元（110）包括位于位线（BL0，BL1，BLB0，BLB1）之间的多个PMOS读出放大器单元（PSA0，PSA1）和多个NMOS读出放大器单元（NSA0，NSA1）。 PMOS读出放大器单元包括连接到位线（BL0）的第一PMOS晶体管（P10）和连接到子位线（BLB0）的第二PMOS晶体管（P20）。 NMOS读出放大器单元（NSA0）包括连接到位线的第一NMOS（N10）和连接到子位线的第二NMOS晶体管（N20）。 读出放大器控制器（130）包括预充电电路（132），预充电信号发生电路（134）和电源电路（136）。
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公开(公告)号：KR100684063B1
公开(公告)日：2007-02-16
申请号：KR1020040093995
申请日：2004-11-17
Applicant: 삼성전자주식회사
IPC: G11C5/14
CPC classification number: G05F1/575
Abstract: 다양한 전압 레벨을 갖는 출력 기준전압을 발생시킬 수 있는 기준전압 발생회로가 개시된다. 기준전압 발생회로는 연산증폭기, 전류 구동부, 스케일러부, 피드백 전압 선택부, 및 출력전압 선택부를 구비한다. 연산증폭기는 제 1 기준전압과 피드백 전압의 차이를 증폭하고 증폭신호를 출력한다. 전류 구동부는 증폭신호에 응답하여 제 1 전류신호를 제공한다. 스케일러부는 제 1 전류신호에 응답하여 복수의 제 1 및 제 2 전압신호들을 발생시킨다. 피드백 전압 선택부는 제 1 제어신호에 응답하여 제 1 전압신호들 중에서 하나를 선택하여 피드백 전압으로서 연산증폭기에 제공한다. 출력전압 선택부는 제 2 제어신호에 응답하여 제 2 전압신호들 중에서 하나를 선택하여 제 2 기준전압으로서 출력한다. 따라서, 기준전압 발생회로는 회로설계가 간단하고 반도체 집적회로의 구현시 면적을 적게 차지한다.
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公开(公告)号：KR1020070019810A
公开(公告)日：2007-02-15
申请号：KR1020050073733
申请日：2005-08-11
Applicant: 삼성전자주식회사
Abstract: 반도체 메모리 장치에서 신호 전송 경로의 지연 시간을 외부의 측정 장치를 통하여 측정할 수 있도록 하는 측정 신호 출력 회로가 개시된다. 반도체 메모리 장치에서의 내부 신호가 신호 전송 경로를 통하여 신호 송신단에서 신호 수신단으로 전송되는 데 걸리는 시간(이하, 신호 전송 경로의 지연 시간이라 한다)을 외부의 측정 장치를 통하여 측정할 수 있도록 하는 측정 신호 출력 회로에 있어서, 본 발명에 따른 측정 신호 출력 회로는 레플리카 경로부 및 패드(PAD)를 구비하는 것을 특징으로 한다. 상기 레플리카 경로부는 상기 신호 전송 경로의 지연 시간과 동등한 지연 시간을 갖는 레플리카(REPLICA) 경로를 복수 N 개 구비하여 상기 신호 전송 경로의 지연 시간보다 N 배 긴 지연 시간을 가지며, 상기 신호 송신단으로부터 상기 내부 신호에 대응하는 테스트 신호를 입력받아 지연 측정 신호를 출력하는 역할을 담당한다. 상기 패드는 상기 신호 수신단을 대신하여 상기 레플리카 경로부로부터 상기 지연 측정 신호를 전송받아 상기 외부의 측정 장치로 출력하는 역할을 담당한다.
반도체 메모리 장치, 지연 시간, 레플리카, 측정 오차-
公开(公告)号：KR1020070016773A
公开(公告)日：2007-02-08
申请号：KR1020050071750
申请日：2005-08-05
Applicant: 삼성전자주식회사
IPC: G11C7/10
CPC classification number: G11C7/1078 , G11C5/063 , G11C7/1048 , G11C7/1057 , G11C7/1084 , G11C7/22 , G11C2207/105
Abstract: 본 발명에 따른 반도체 메모리 장치는 패드를 통해 입력되는 신호의 위상 변화를 감지하여 종단 저항값을 조절하는 온 다이 종단 회로를 포함한다. 온 다이 종단 회로는 클록 신호의 n(n은 자연수) 주기 동안 동일한 위상의 신호가 입력되는 경우에 종단 저항값을 가변한다. 본 발명에 의하면, 동작 잡음(ISI)의 영향을 줄일 수 있다.
Abstract translation: 根据本发明的半导体存储器件包括片上终结电路，该片上终结电路检测通过焊盘输入的信号的相位变化并调整终端电阻值。 当针对时钟信号的n（n是自然数）周期输入相同相位的信号时，片内终结电路改变终端电阻值。 根据本发明，可以降低操作噪声（ISI）的影响。
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Patent Agency Ranking
公开(公告)号：KR100512159B1
公开(公告)日：2006-05-16
申请号：KR1019970062885
申请日：1997-11-25
Applicant: 삼성전자주식회사
IPC: H01L29/02
Abstract: 본 발명에 따른 반도체 메모리 장치는 정보를 저장하기 위한 복수 개의 메모리 셀들을 가지며, 행들과 열들로 배열된 복수 개의 셀 어레이 블럭들 및; 번-인과 같은, 내부 전위에 비해서 상대적으로 높은 전위가 요구되는 동작을 수행하기 위해서 상기 셀 어레이 블럭들에 상기 높은 전위에 대응하는 외부 인가 전위를 공급하기 위한 적어도 2 개의 전위 인가 패드들을 포함한다.
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公开(公告)号：KR1020060038654A
公开(公告)日：2006-05-04
申请号：KR1020040087768
申请日：2004-11-01
Applicant: 삼성전자주식회사
Inventor： 임종형
CPC classification number: G11C29/46
Abstract: 소정 조건이 만족되는 경우에만 외부 클럭의 변화를 반영하는 내부 클럭 신호를 이용하는 반도체 메모리 장치의 내부 테스트 모드 진입방법 및 진입장치가 개시되어 있다. 내부 테스트 모드 진입방법은 내부 클럭 신호를 발생시키는 단계, 내부 클럭 신호를 이용하여 소정의 어드레스 조합에 의하여 발생하는 어드레스 조합신호를 발생시키는 단계 및 내부 클럭 신호 및 어드레스 조합신호를 이용하여 내부 테스트 모드 진입 동작을 수행하는 단계를 포함한다. 내부 테스트 모드 진입회로는 내부 클럭 발생부에서 소정 조건이 만족되는 경우에만 외부 클럭의 변화를 반영하는 내부 클럭 신호를 발생시킨다. 불필요한 어드레스 조합신호의 샘플링을 방지할 수 있어 타이밍 마진을 확보할 수 있다.
Abstract translation: 公开了仅在满足预定条件时使用反映外部时钟的变化的内部时钟信号的半导体存储器件的内部测试模式输入方法和输入装置。 内部测试模式输入方法包括：产生内部时钟信号;使用内部时钟信号产生由预定地址组合产生的地址组合信号;以及使用内部时钟信号和地址组合信号进入内部测试模式 并执行操作。 内部测试模式进入电路仅在内部时钟生成单元中满足预定条件时才生成反映外部时钟变化的内部时钟信号。 可以防止不必要的地址组合信号的采样，并且可以确保时序余量。
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公开(公告)号：KR1020050114150A
公开(公告)日：2005-12-05
申请号：KR1020040039371
申请日：2004-05-31
Applicant: 삼성전자주식회사
Inventor： 임종형
IPC: G11C29/00
Abstract: 본 발명은 반도체 메모리 장치를 공개한다. 이 장치는 내부 전원전압이 소정값보다 높은지 여부를 판단하여 그에 따라 전압비교신호를 출력하는 내부전압 감지부, 번인 마스터 신호 및 상기 전압비교신호에 응답하여 제어신호를 출력하는 제어신호 발생부, 및 상기 제어신호에 응답하여 번인 테스트가 정상적으로 진행되었음을 알려주는 확인신호를 출력하는 확인신호 발생부를 구비하는 것을 특징으로 한다. 따라서, 반도체 메모리 장치가 번인 테스트를 정상적으로 수행하였는지를 확인할 수 있다.
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公开(公告)号：KR100498413B1
公开(公告)日：2005-09-08
申请号：KR1019970066768
申请日：1997-12-08
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 번인(burn-in) 전원 전압 발생기, 제어부, 워드라인(Wordline)들, 서브워드라인 드라이버(Sub-Wordline Driver)들 및 번인 전원 전압 강하부를 구비하는 반도체 메모리 장치의 워드라인 제어 회로가 개시된다. 상기 번인 전원 전압 발생부는 번인 스트레스 테스트(burn-in stress test)에 필요한 번인 전원 전압을 발생하고, 상기 제어부는 상기 번인 전원 전압 발생기에 연결되고 제어 신호에 응답하여 로우(low) 또는 하이(high) 레벨의 제1 및 제2 출력 신호들을 발생하며, 상기 서브워드라인 드라이버들은 상기 제1 및 제2 출력 신호들이 각 입력단들에 모두 인가되고 상기 제1 내지 제n 워드라인들에 출력단들이 각각 하나씩 연결되며 제1 내지 제n 워드라인 인에이블(enable) 신호들에 각각 응답하여 상기 제1 내지 제n 워드라인들을 활성화 또는 비활성화시키고, 상기 번인 전원 전압 강하부는 상기 번인 전원 전압 발생기의 출력단에 연결되고, 번인 인에이블 신호를 입력하며, 번인 모드(burn-in mode)시 상기 번인 인에이블 신호가 액티브되면 상기 번인 전원 전압을 접지 레벨 로 강하시키고, 상기 번인 인에이블 신호가 인액티브(inactive)일 경우에는 상기 번인 전원 전압에 아무 영향을 주지 않음으로써 워드라인들이 동시에 활성화될 경우 상기 워드라인들은 완전히 활성화된다.
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公开(公告)号：KR1020050015853A
公开(公告)日：2005-02-21
申请号：KR1020030055014
申请日：2003-08-08
Applicant: 삼성전자주식회사
IPC: G11C11/40
CPC classification number: G11C11/4076 , G11C11/4096 , G11C2207/002 , G11C2207/229
Abstract: PURPOSE: A semiconductor device and a controlling method of the semiconductor device are provided to reduce the data writing error by rewriting the last written data during the write recovery time through activating the column line for being written the last data repeatedly. CONSTITUTION: A semiconductor memory device comprises a memory cell array(120) consisting of plural cell unit; a bit line sense amplifier(130) for amplifying the voltage difference between the cell array bit line(BL) voltage and the complementary bit line(/BL) voltage; a switching part(MN1, MN2) for electrically connecting each data line(DL) and complementary data line(/DL) to each bit line(BL) and complementary bit line(/BL) through being activated by a column select line signal(CSL); a write driver(140) for supplying the write data(DIN) voltage to the data line(DL) and the complementary data line(/DL) through being activated by a write enable signal(PWR); a signal generating part(300) for generating the column select line signal(CSL) repeatedly during the write recovery time(tWR).
Abstract translation: 目的：提供半导体器件和半导体器件的控制方法，以通过在重写写入最后数据时激活列线来在写恢复时间期间重写最后写入的数据来减少数据写入错误。 构成：半导体存储器件包括由多个单元单元组成的存储单元阵列（120）; 用于放大单元阵列位线（BL）电压和互补位线（/ BL）电压之间的电压差的位线读出放大器（130）; 用于通过列选择线信号（...）激活每个数据线（DL）和互补数据线（/ DL）到每个位线（BL）和互补位线（/ BL）的开关部分（MN1，MN2） CSL）; 用于通过由写使能信号（PWR）激活来将写数据（DIN）电压提供给数据线（DL）和互补数据线（/ DL）的写驱动器（140） 用于在写恢复时间（tWR）期间重复地生成列选择线信号（CSL）的信号产生部分（300）。
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