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公开(公告)号：KR1020170037705A
公开(公告)日：2017-04-05
申请号：KR1020150136181
申请日：2015-09-25
Applicant: 삼성전자주식회사
CPC classification number: G11C29/34 , G06F3/0613 , G06F3/0647 , G06F3/0656 , G06F3/0688 , G06F12/0868 , G06F12/1009 , G06F2212/1016 , G06F2212/1024 , G11C5/04 , G11C7/1045 , G11C7/109 , G11C11/4076 , G11C11/4093 , G11C29/06 , G11C29/26 , G11C2029/0407
Abstract: 본발명의메모리모듈은멀티랭크구조에서병렬비트테스트시간을단축한다. 본발명에따른메모리모듈은, 기판에 DIMM 타입으로탑재되며적어도 2 이상의랭크들로이루어진복수의반도체메모리장치들을포함한다. 또한, 메모리모듈은반도체메모리장치들에대한병렬비트테스트동작이수행될때, 메모리컨트롤러에서인가되는비활성화랭크제어신호를모드레지스터셋 신호에따라정의된맵핑테이블에근거하여활성화랭크제어신호로변경함에의해상기병렬비트테스트동작이상기랭크들모두에대하여동시에수행되도록하는메모리버퍼를구비한다.
Abstract translation: 本发明的存储器模块缩短了多列结构中的并行位测试时间。 根据本发明的存储器模块包括多个半导体存储器件，所述多个半导体存储器件以DIMM型安装在基板上并且由至少两个或更多个等级构成。 此外，当在半导体存储器件上执行并行位测试操作时，存储器模块基于根据模式寄存器设置信号定义的映射表将存储器控制器施加的去激活等级控制信号改变为激活等级控制信号 以及用于同时执行所有并行位测试操作错误阈值的内存缓冲区。
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公开(公告)号：KR1020100081102A
公开(公告)日：2010-07-14
申请号：KR1020090000384
申请日：2009-01-05
Applicant: 삼성전자주식회사
CPC classification number: G11C5/14 , G11C7/1045 , G11C7/14 , G11C7/22 , G11C8/12 , G11C7/12 , G11C29/50
Abstract: 더미비트라인에바이어스전압을공급하기위한반도체메모리장치가개시된다. 본발명의실시예에따른반도체메모리장치는, 다수의전압레벨들중에서대기전류를최소로발생시키는어느하나의전압을더미비트라인에공급함으로써정상셀의전기적전류경로에의한대기전류의소모를최소화할수 있다.
Abstract translation: 目的：提供一种半导体存储器件，通过向备用位线提供待机电流最小的电压来最大化半导体存储器件的性能和效率。 构成：存储器阵列（10）包括多个位线（12），并且还包括形成在位线两侧的多个位线。 偏置电源单元（20）将具有多个电压电平的一个电压电平的电压提供给每个虚拟线。 备用电流测量单元（30）测量在至少一个虚拟线和位线之间产生的待机电流。 控制器控制偏置电源单元以向每个虚拟线提供产生最小电流的电压。
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公开(公告)号：KR1020080058793A
公开(公告)日：2008-06-26
申请号：KR1020060132896
申请日：2006-12-22
Applicant: 삼성전자주식회사
IPC: G11C5/14
Abstract: A semiconductor device is provided to protect device characteristics of a reservoir capacitor by controlling an applied voltage according to an operation mode. A reservoir capacitor comprises at least one NMOS capacitor(310-1-310N) having a gate receiving a first voltage. A second voltage lower than a first voltage is applied as an output voltage of a control circuit in a test mode, and a third voltage lower than the second voltage is applied in a normal operation mode, to a source and a drain of the NMOS capacitor. A command decoder generates a mode setting signal in response to a command signal applied from the outside. A mode setting unit(241) receives a mode setting code applied from the outside in response to the mode setting signal, and sets a control signal in response to the mode setting code.
Abstract translation: 提供半导体器件以通过根据操作模式控制施加的电压来保护储存电容器的器件特性。 蓄电池电容器包括至少一个具有接收第一电压的栅极的NMOS电容器（310-1-310N）。 施加低于第一电压的第二电压作为测试模式下的控制电路的输出电压，并且在正常工作模式下将低于第二电压的第三电压施加到NMOS电容器的源极和漏极 。 命令解码器响应于从外部施加的命令信号而产生模式设置信号。 模式设置单元（241）响应于模式设置信号接收从外部施加的模式设置代码，并且响应于模式设置代码设置控制信号。
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公开(公告)号：KR100759781B1
公开(公告)日：2007-09-20
申请号：KR1020060063366
申请日：2006-07-06
Applicant: 삼성전자주식회사
CPC classification number: G11C7/08 , G11C7/1051 , G11C7/106 , G11C7/1069 , G11C7/1078 , G11C7/1096 , G11C29/02 , G11C29/026 , G11C2207/063
Abstract: An input/output sense amplifier control circuit of a semiconductor memory device and a method thereof are provided to test valid data, invalid data and noise safely. An auto pulse generator(320) generates an auto pulse signal. A latch enable signal generation circuit(330) generates a first latch enable signal of a pulse shape enabling a latch in an input/output sense amplifier in response to the auto pulse signal during a normal mode, and generates a second latch enable signal of a level shape enabling the latch in response to a write enable bar signal during a test mode. The second latch enable signal maintains an enable state during the valid output data generation period and the invalid output data generation period.
Abstract translation: 提供半导体存储器件的输入/输出读出放大器控制电路及其方法，以安全地测试有效数据，无效数据和噪声。 自动脉冲发生器（320）产生自动脉冲信号。 锁存器使能信号产生电路（330）产生脉冲形状的第一锁存使能信号，使得能够在正常模式期间响应于自动脉冲信号在输入/输出读出放大器中锁存，并产生第二锁存使能信号 在测试模式期间响应于写入使能条信号使锁存器能够进行。 第二锁存使能信号在有效输出数据生成周期和无效输出数据生成期间保持使能状态。
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公开(公告)号：KR100675295B1
公开(公告)日：2007-01-29
申请号：KR1020050098719
申请日：2005-10-19
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: A semiconductor memory device is provided to check the defects of redundancy cells in advance by selecting and testing all redundant cells by using command signals and address signals applied from the outside, thereby improving operation reliability. A memory cell array(11) includes regular cells. A redundancy memory cell array(12) includes redundancy cells for replacing the regular cells having defects. A command decoder(21) generates operation mode selection signals in response to command signals. A redundancy cell test control unit(22) generates test operation control signals in response to the operation mode selection signals and transmits address signals. A redundancy decoder(24) selects the redundancy cells by decoding the address signals in response to the test operation control signals.
Abstract translation: 提供一种半导体存储器件，通过使用从外部施加的命令信号和地址信号来选择和测试所有冗余单元，从而预先检查冗余单元的缺陷，从而提高操作可靠性。 存储单元阵列（11）包括常规单元。 冗余存储单元阵列（12）包括用于替换具有缺陷的常规单元的冗余单元。 命令解码器（21）响应命令信号产生操作模式选择信号。 冗余单元测试控制单元（22）响应于操作模式选择信号产生测试操作控制信号并发送地址信号。 冗余解码器（24）响应于测试操作控制信号通过解码地址信号来选择冗余单元。
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Patent Agency Ranking
公开(公告)号：KR100518510B1
公开(公告)日：2005-11-28
申请号：KR1019970067071
申请日：1997-12-09
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: 인접 칼럼 간에 웨이퍼 번-인 테스트를 위한 스트레스 전위를 서로 다르게 인가할 수 있는 메모리 장치를 기재하고 있다. 접힘(folded) 비트라인 방식의 메모리 장치에 있어서, 홀수번째 위치한 비트라인쌍들에 배치된 비트라인 등화기들과 짝수번째 위치한 비트라인쌍들에 배치된 비트라인 등화기들 각각은, 전기적으로 분리된 서로 다른 스트레스 전위 인가선과 연결되거나, 전기적으로 분리된 서로 다른 등화 신호 인가선과 연결된다.
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公开(公告)号：KR100486222B1
公开(公告)日：2005-08-01
申请号：KR1019970068306
申请日：1997-12-12
Applicant: 삼성전자주식회사
IPC: H01L21/8239
Abstract: 반도체 메모리 장치의 워드 라인 풀업 드라이버 제어 회로가 개시된다. 본 발명에 따른 반도체 메모리 장치의 워드 라인 풀업 드라이버 제어 회로는, 외부에서 인가되는 제1어드레스를 입력하고, 제1어드레스의 전위를 하이 레벨의 마스터 클럭 신호로서 출력하는 마스터 클럭 신호 발생 수단, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호 및 기입 인에이블 신호를 논리 조합하고, 논리 조합된 결과를 승압 지연 선택 모드의 진입을 위한 타이밍 신호로서 출력하는 타이밍 신호 발생 수단, 타이밍 신호에 응답하여 승압 지연 선택 모드를 조정하고, 소정 리프레쉬 타이밍 신호에 응답하여 승압 지연 선택 모드를 리셋시키는 모드 조정 신호를 생성하는 모드 조정 신호 발생 수단, 마스터 클럭 신호 및 모드 조정 신호를 입력하고, 외부에서 인가된 제2어드레스에 상응하여 제1지연 제어 신호 및 제2지연 제어 신호를 생성하는 지연 선택 제어 수단, 및 제1 및 제2지연 제어 신호에 응답하여 승압 신호의 지연 시간을 조정하고, 조정된 지연 시간을 갖는 지연된 승압 신호를 출력하는 승압 지연 수단을 구비하는 것을 특징으로 한다.
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公开(公告)号：KR100493054B1
公开(公告)日：2005-06-02
申请号：KR1020030013429
申请日：2003-03-04
Applicant: 삼성전자주식회사
IPC: H03K17/22
CPC classification number: G11C7/222 , G11C7/22 , G11C11/406 , G11C11/4074 , G11C11/4076 , G11C2211/4067
Abstract: 지연동기 루프를 구비하고, 리프레쉬 모드에서 전력소모를 극소화할 수 있는 반도체 장치 및 상기 반도체 장치의 리프레쉬 동작 제어방법이 개시된다. 상기 지연동기루프를 구비하는 반도체 장치는 제1리프레쉬 모드; 및 제2리프레쉬 모드를 구비하며, 상기 지연동기루프는 상기 제1리프레쉬 모드에서 상기 제1리프레쉬 모드로 진입하기 전에 설정된 동기정보를 유지하고, 상기 지연동기루프는 상기 제2리프레쉬 모드에서 리셋된다. 상기 반도체 장치는 퓨즈나 MRS에 의하여 초기에 설정된 대응되는 리프레쉬 신호에 응답하여 상기 제1리프레쉬 모드 및 상기 제2리프레쉬 모드를 수행하고, 상기 제1리프레쉬 모드를 수행하는 도중에 발생된 제2리프레쉬 신호에 응답하여 상기 제2리프레쉬 모드를 수행한다.
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公开(公告)号：KR1020040009678A
公开(公告)日：2004-01-31
申请号：KR1020020043694
申请日：2002-07-24
Applicant: 삼성전자주식회사
IPC: G11C7/10
CPC classification number: H03K19/01721 , H03K19/00323
Abstract: PURPOSE: A data output circuit is provided to improve skew of an output data signal by recognizing the variation of an output voltage level when the output voltage level differs from an operation voltage level. CONSTITUTION: The first inversion part(330) receives the first data signal having an operation voltage level, and generates the first inverted data signal by inverting the first data signal. The first voltage compensation part(340) generates the first driving signal by compensating a voltage level of the first inverted data signal, when the first power supply voltage has a voltage level difference the constant level from the second power supply voltage. The second inversion part(350) generates the second inverted data signal by receiving the second data signal. The second voltage compensation part(360) generates the second driving signal by compensating a voltage level of the second inverted data signal, when the first power supply voltage has a voltage difference the constant level from the second power supply voltage. And a driver part(380) receives the first driving signal and the second driving signal, and outputs an output data signal having a logic level inverse to a logic level of the first and the second driving signal.
Abstract translation: 目的：提供数据输出电路，通过在输出电压电平不同于工作电压电平时，通过识别输出电压电平的变化来改善输出数据信号的偏移。 构成：第一反转部（330）接收具有工作电压电平的第一数据信号，并通过反转第一数据信号来生成第一反相数据信号。 当第一电源电压具有与第二电源电压的恒定电平的电压电平差时，第一电压补偿部分（340）通过补偿第一反相数据信号的电压电平来产生第一驱动信号。 第二反转部分（350）通过接收第二数据信号产生第二反相数据信号。 当第一电源电压具有与第二电源电压的恒定电平的电压差时，第二电压补偿部分（360）通过补偿第二反相数据信号的电压电平来产生第二驱动信号。 并且驱动器部分（380）接收第一驱动信号和第二驱动信号，并输出具有与第一和第二驱动信号的逻辑电平相反的逻辑电平的输出数据信号。
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公开(公告)号：KR1020020012861A
公开(公告)日：2002-02-20
申请号：KR1020000046094
申请日：2000-08-09
Applicant: 삼성전자주식회사
IPC: G11C7/06
CPC classification number: G11C7/1069 , G11C7/062 , G11C7/065 , G11C2207/063
Abstract: PURPOSE: An amplification circuit for data output of a semiconductor device improving an output stability and a semiconductor device comprising the same are provided, which reduce a mis-operation of the semiconductor device by improving the stability of output data. CONSTITUTION: The amplification circuit comprises input data line pair(IN,INB), a current input amplification part(110) and a latch amplification part(120). The current input amplification part senses and amplifies data of the input data line pair, in response to a sense amplifier enable signal(SAEN). The sense amplifier enable signal is activated when the semiconductor device enters into a read mode. The latch amplification part senses and amplifies a voltage level difference of data being output from the current input amplification part and then latches it. The current input amplification part comprises a load part(112), the first and the second output transistor(PA1,PA2) and the first and the second load resistor(RA1,RA2) and a switch(SWA). The load part controls the amount of currents(IA1,IA2) flowing in the current input amplification part.
Abstract translation: 目的：提供一种用于提高输出稳定性的半导体器件的数据输出的放大电路和包括该放大电路的半导体器件，其通过提高输出数据的稳定性来减少半导体器件的误操作。 构成：放大电路包括输入数据线对（IN，INB），电流输入放大部分（110）和锁存放大部分（120）。 响应于读出放大器使能信号（SAEN），当前输入放大部分感测并放大输入数据线对的数据。 当半导体器件进入读取模式时，读出放大器使能信号被激活。 锁存放大部分感测并放大从当前输入放大部分输出的数据的电压电平差，然后锁存。 电流输入放大部分包括负载部分（112），第一和第二输出晶体管（PA1，PA2）和第一和第二负载电阻器（RA1，RA2）和开关（SWA）。 负载部分控制在当前输入放大部分中流动的电流（IA1，IA2）的量。
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