公开(公告)号：KR102237739B1

公开(公告)日：2021-04-08

申请号：KR1020190011863A

申请日：2019-01-30

Applicant: 삼성전자주식회사

Inventor： 조영철 ,  박광일 ,  최정환

IPC: H01L27/108

CPC classification number: H01L27/10841 ,  H01L27/10808

Abstract: 삼차원 수직 셀 구조를 갖는 디램은 메모리 셀들을 단위공정을 반복하여 수직으로 적층한 삼차원 구조를 갖는다. 메모리 셀들은 N개의(N은 2 이상의 자연수) 층으로서 수직 구현이 가능하다. 삼차원 디램은 각 층별로 커다란 환형의 커패시터가 상응하는 트랜지스터를 둘러싸거나 각 층별로 많은 수의 작은 커패시터들이 상응하는 트랜지스터의 주위에 환형으로 배치됨으로써 디램의 삼차원 수직 구조를 효율적으로 구현할 수 있다.

公开(公告)号：KR1020160068430A

公开(公告)日：2016-06-15

申请号：KR1020140174189

申请日：2014-12-05

Applicant: 삼성전자주식회사

Inventor： 오태영 ,  두수연 ,  오승훈 ,  이종호 ,  박광일

IPC: G11C11/406 ,  G11C11/408 ,  G11C29/44 ,  G11C29/52 ,  G11C11/4063 ,  G11C29/56

CPC classification number: G11C11/40615 ,  G11C11/40618 ,  G11C11/406 ,  G11C11/40603 ,  G11C11/4063 ,  G11C11/4087 ,  G11C29/44 ,  G11C29/52 ,  G11C2029/5606

Abstract: 본발명의실시예에따른반도체메모리장치는복수의블록들(blocks)을포함하는뱅크, 활성화명령에응답하여상기블록들중 제1 블록의로우를활성화시키는제1 로우디코더, 및상기제1 블록의상기로우를활성화시키는동안, 리프레쉬동작을위해상기블록들중 제2 블록의로우를선택적으로활성화시키는제2 로우디코더를포함한다.

Abstract translation: 根据本发明的实施例，半导体存储器件包括：包括多个块的存储体; 第一行解码器，被配置为响应于激活命令激活块中的第一块的行; 以及第二行解码器，被配置为在第一块的行被激活时，选择性地激活用于刷新操作的块中的第二块的行。 因此，半导体存储器件可以在不从外部接收到刷新命令的情况下执行刷新操作。

公开(公告)号：KR1020160060400A

公开(公告)日：2016-05-30

申请号：KR1020140162641

申请日：2014-11-20

Applicant: 삼성전자주식회사

Inventor： 유기헌 ,  오태영 ,  김남종 ,  박광일 ,  박철성

IPC: G11C11/406

CPC classification number: H01L25/0657 ,  H01L23/34 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2225/06589 ,  H01L2924/0002 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2924/00 ,  G11C11/40626 ,  G01K7/00 ,  G11C11/40615

Abstract: 본발명의실시예에따른반도체시스템은, 적어도하나의제1 온도센서가온도를측정한결과로부터제1 온도정보를생성하는제1칩, 및상기제1 온도정보에기초하여제어되는제2 온도센서를포함하는제2칩을포함한다.

Abstract translation: 提供一种通过使温度传感器能够精确地测量发热量而不产生操作误差的半导体芯片，以及包括该半导体芯片的半导体系统。 根据本发明的实施例，半导体系统包括：第一芯片，用于从至少一个第一温度传感器测量温度的结果产生第一温度信息; 以及包括基于第一温度信息控制的第二温度传感器的第二芯片。

公开(公告)号：KR1020150099170A

公开(公告)日：2015-08-31

申请号：KR1020140020751

申请日：2014-02-21

Applicant: 삼성전자주식회사

Inventor： 손영수 ,  박철우 ,  김시홍 ,  박광일 ,  윤재윤

IPC: G11C11/406 ,  G11C11/4063

CPC classification number: G11C11/406 ,  G11C11/4076 ,  G11C11/4087

Abstract: 메모리 장치는 메모리 셀 어레이, 집중 로우 어드레스 감지부 및 리프레시 제어부를 포함한다. 메모리 셀 어레이는 복수의 메모리 셀 로우들을 포함한다. 집중 로우 어드레스 감지부는 메모리 셀 로우들 각각에 대한 액세스 시간의 합에 기초하여 액세스가 집중되는 메모리 셀 로우를 나타내는 집중 로우 어드레스를 생성한다. 리프레시 제어부는 집중 로우 어드레스를 수신하고, 집중 로우 어드레스에 상응하는 메모리 셀 로우에 인접한 메모리 셀 로우들에 대해 우선적으로 리프레시 동작을 수행한다. 메모리 장치는 데이터 소실율을 감소시킨다.

Abstract translation: 存储器件包括存储单元阵列，密集行地址检测单元和刷新控制单元。 存储单元阵列包括多个存储单元行。 密集行地址检测单元基于每个存储单元行的访问时间的总和，产生密集行地址，表示存储单元行对应于其的存储单元行。 刷新控制单元接收密集行地址，并优先刷新与密集行地址对应的存储单元行相邻的存储单元行。 存储器件降低数据丢失率。

公开(公告)号：KR1020140125981A

公开(公告)日：2014-10-30

申请号：KR1020130043815

申请日：2013-04-19

Applicant: 삼성전자주식회사

Inventor： 손영수 ,  박광일 ,  박철우 ,  손종필 ,  윤재윤 ,  정회주

IPC: G11C29/42

CPC classification number: G06F11/1068 ,  G06F3/064 ,  G06F3/0679 ,  G06F11/1052 ,  G11C29/42 ,  G11C29/44 ,  G11C29/4401 ,  G11C29/52 ,  G11C29/808 ,  G11C29/848 ,  G11C2029/0409 ,  G11C2029/0411 ,  G11C2029/1208

Abstract: 본 발명은 ECC 동작과 리던던시 리페어 동작을 공유하는 메모리 장치 및 메모리 모듈에 대하여 개시된다. 메모리 장치는, 불량 셀에 의한 싱글 비트 에러는 ECC 동작으로 구제하고, 불량 셀이 ECC 동작으로 구제할 수 없는 불량인 경우, 리던던시 리페어 동작으로 구제한다. 리던던시 리페어 동작은 데이터 라인 리페어와 블락 리페어를 포함한다. ECC 동작은 불량 셀을 포함하는 메모리 셀들의 1 단위분 데이터에 대응하는 코드워드를 변경하고, 변경된 코드워드에 대하여 패리티 비트들의 사이즈도 변경할 수 있다.

Abstract translation: 在本发明中，公开了共享ECC操作和冗余修复操作的存储器件以及存储器模块。 存储器件由于具有ECC操作的故障单元而减轻单个位错误，并且如果ECC操作没有解除故障单元，则通过冗余修复操作来减轻单位错误。 冗余修复操作包括数据线修复和块修复。 ECC操作改变与包括缺陷单元的存储单元的一个单元的数据相对应的码字，并且改变用于改变的码字的奇偶校验位的大小。

公开(公告)号：KR101374336B1

公开(公告)日：2014-03-17

申请号：KR1020070102641

申请日：2007-10-11

Applicant: 삼성전자주식회사

Inventor： 배승준 ,  김진국 ,  박광일 ,  정대현

IPC: G11C7/22 ,  G11C11/407

CPC classification number: G06F1/12

Abstract: 본 발명은 메모리 시스템 및 이 시스템을 위한 반도체 메모리 장치 및 제어부를 공개한다. 이 시스템은 클럭신호 및 업/다운 제어신호에 응답하여 펌핑 동작을 수행하여 클럭신호보다 높은 주파수의 라이트 클럭신호를 발생하는 제어부, 및 라이트 클럭신호를 분주하여 클럭신호와 동일한 주파수를 가지고 서로 다른 위상 및 동일한 위상 차를 가지는 출력 클럭신호들을 발생하는 분주기와, 클럭신호와 출력 클럭신호들중 하나의 출력 클럭신호를 이용하여 교정 제어신호를 발생하고, 교정 제어신호에 응답하여 출력 클럭신호들을 내부 라이트 클럭신호들로 출력하거나, 출력 클럭신호들의 반대 위상의 신호를 내부 라이트 클럭신호들로 출력하는 위상 제어 및 교정부로 구성된 반도체 메모리 장치로 구성되어 있다.

公开(公告)号：KR1020110137565A

公开(公告)日：2011-12-23

申请号：KR1020100057570

申请日：2010-06-17

Applicant: 삼성전자주식회사

Inventor： 오태영 ,  박광일 ,  배승준 ,  양윤석 ,  손영수 ,  김시홍

IPC: H01L23/12

CPC classification number: H01L25/0657 ,  H01L24/16 ,  H01L24/94 ,  H01L25/50 ,  H01L2224/0557 ,  H01L2224/06131 ,  H01L2224/06135 ,  H01L2225/06541 ,  H01L2924/00014 ,  H01L2924/0002 ,  H01L2924/01004 ,  H01L2924/01006 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/30105 ,  H01L2224/05552

Abstract: PURPOSE: A semiconductor chip package and a manufacturing method thereof are provided to multiply a transfer speed by reducing the parasitic capacitance of a penetrating electrode line. CONSTITUTION: A first layer(120) and a second layer(130) are laminated on the upper side of a semiconductor substrate(110). The semiconductor substrate, the first layer, and the second layer are laminated into the form of a die stack. The first layer comprises a first penetrating electrode and a second penetrating electrode. The second layer comprises a third penetrating electrode and a fourth penetrating electrode. The first penetrating electrode is connected to the fourth penetrating electrode and the second penetrating electrode is connected to the third penetrating electrode. Electrode pads(114,115) are arranged on the upper side of the semiconductor substrate. A solder ball(113) is arranged on the lower side of the semiconductor substrate. A first input-output circuit(122) and a second input-output circuit(132) comprise an input buffer and an output driver.

Abstract translation: 目的：提供半导体芯片封装及其制造方法，通过减少穿透电极线的寄生电容来乘以传输速度。 构成：在半导体衬底（110）的上侧层压第一层（120）和第二层（130）。 将半导体衬底，第一层和第二层层叠成模具叠层的形式。 第一层包括第一穿透电极和第二穿透电极。 第二层包括第三穿透电极和第四穿透电极。 第一穿透电极连接到第四穿透电极，第二穿透电极连接到第三穿透电极。 电极焊盘（114,115）布置在半导体衬底的上侧。 焊料球（113）布置在半导体衬底的下侧。 第一输入输出电路（122）和第二输入输出电路（132）包括输入缓冲器和输出驱动器。

公开(公告)号：KR1020100104686A

公开(公告)日：2010-09-29

申请号：KR1020090023265

申请日：2009-03-18

Applicant: 삼성전자주식회사

Inventor： 손영훈 ,  박광일 ,  정용권 ,  김시홍

IPC: G01R27/02

CPC classification number: H04L25/0278

Abstract: PURPOSE: A semiconductor device for the test of the impedance calibration code transmission line is provided to test a code transmission path by serially outputting a test code through an OCD(Off Chip Driver) and an ODT(On-Die Termination). CONSTITUTION: An impedance calibration part(20) is connected to a pad which is connected to an external reference resistor. An impedance calibration code having the impedance correspondence value of a reference resistor is generated and is outputted to a code transmission line. A test code is outputted to the code transmission line according to the test signal when the test is executed. An impedance matching part executes an impedance matching operation in response to the impedance calibration code during a normal operation process.

Abstract translation: 目的：提供一种用于测试阻抗校准码传输线的半导体器件，用于通过OCD（片外驱动器）和ODT（片内终端）串行输出测试代码来测试代码传输路径。 构成：阻抗校准部件（20）连接到连接到外部参考电阻器的焊盘。 产生具有参考电阻的阻抗对应值的阻抗校准码，并将其输出到码传输线。 当执行测试时，根据测试信号将测试代码输出到代码传输线。 阻抗匹配部件在正常操作过程中响应于阻抗校准码执行阻抗匹配操作。

公开(公告)号：KR1020100101449A

公开(公告)日：2010-09-17

申请号：KR1020090019949

申请日：2009-03-09

Applicant: 삼성전자주식회사

Inventor： 배승준 ,  박광일 ,  손영수

IPC: G11C11/4093 ,  G11C11/4096

CPC classification number: G11C7/1006 ,  G11C7/1009 ,  G11C7/1012 ,  G11C7/1078 ,  G11C7/1087 ,  G11C7/1096

Abstract: PURPOSE: A memory device, a mask data transferring method thereof, and an input data aligning method thereof are provided to reduce the chip size by using a data pin during transferring a mask data. CONSTITUTION: The data(DQ0~DO7) is transmitted through a plurality of data pins(101~108). The mask data(DM0~DM7) is transmitted among a plurality of data pins through one or more data pin. The transfer period of mask data is integer of the transfer period of data. The data is transmitted through a plurality of data pins to the burst mode.

Abstract translation: 目的：提供一种存储器件，其掩模数据传送方法及其输入数据对准方法，以在传送掩模数据期间通过使用数据引脚来减小芯片尺寸。 构成：数据（DQ0〜DO7）通过多个数据引脚（101〜108）传输。 掩模数据（DM0〜DM7）通过一个或多个数据引脚在多个数据引脚之间传输。 掩码数据的传输周期是数据传输周期的整数。 数据通过多个数据引脚传输到突发模式。

公开(公告)号：KR1020100001696A

公开(公告)日：2010-01-06

申请号：KR1020080061710

申请日：2008-06-27

Applicant: 삼성전자주식회사

Inventor： 손영수 ,  박광일 ,  김진국 ,  염기웅 ,  조용기

IPC: H03L7/08

CPC classification number: H03L7/093 ,  H03L7/085 ,  H03L7/0891 ,  H03L7/099 ,  H03L7/107

Abstract: PURPOSE: A phase locked loop comprising improved loop filter is provided to adjust the resistance value and capacitance of the loop filter as the small switch transistor without the changing of characteristic of the loop filter. CONSTITUTION: The phase-frequency detector(302) compares the phase of the reference signal and oscillation signal and frequency. The charge pump(304) pumps the electric charge in response to the output signal of the phase-frequency detector. The loop filter(306) generates the voltage corresponding to the output of the charge pump. The voltage control oscillator(308) outputs the oscillation signal in response to the output signal of the loop filter.

Abstract translation: 目的：提供一种包括改进的环路滤波器的锁相环，以便将环路滤波器的电阻值和电容调整为小开关晶体管，而不会改变环路滤波器的特性。 构成：相位频率检测器（302）比较参考信号和振荡信号的相位和频率。 电荷泵（304）响应于相位频率检测器的输出信号来泵送电荷。 环路滤波器（306）产生对应于电荷泵的输出的电压。 电压控制振荡器（308）响应于环路滤波器的输出信号输出振荡信号。