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公开(公告)号：KR1020110088236A
公开(公告)日：2011-08-03
申请号：KR1020100008048
申请日：2010-01-28
Applicant: 삼성전자주식회사
CPC classification number: G06F17/30265
Abstract: PURPOSE: An image providing apparatus is provided to automatically update or upload an image through an event setting. CONSTITUTION: A storage unit(123) stores an image. A receiving unit(121) receives an event related with a predetermined image. An additional information extraction unit(122) extracts additional information from the stored image. A filtering unit(124) filters one or more image corresponding to the event based on the extracted additional information. A transmitting unit(125) transmits the filtered image to outside.
Abstract translation: 目的：提供一种图像提供装置，通过事件设置自动更新或上传图像。 构成：存储单元（123）存储图像。 接收单元（121）接收与预定图像有关的事件。 附加信息提取单元（122）从存储的图像中提取附加信息。 过滤单元（124）基于所提取的附加信息对与事件相对应的一个或多个图像进行过滤。 发送单元（125）将滤波后的图像发送到外部。
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公开(公告)号：KR1020080043616A
公开(公告)日：2008-05-19
申请号：KR1020060112371
申请日：2006-11-14
Applicant: 삼성전자주식회사
Inventor： 정진국
IPC: G06F11/28
CPC classification number: G11C29/08 , G11C5/02 , G11C5/04 , H01L25/18 , H01L2924/15311
Abstract: A multichip and a test method thereof are provided to perform various test patterns according to information stored in an ID register by installing the ID register to each memory, checking the memory with the information stored in the ID register, and generating the test pattern suitable for the checked memory. A plurality of memories(140,160,180) store memory information and a control chip(120) test the memories, and the control chip includes a register(124) storing a test pattern and a CPU(122) such as an ARM(Advanced RISC(Reduced Instruction Set Computer) Machines) core. The CPU checks the memory to be tested by reading the memory information from each memory, generates and transfers the test pattern suitable for the checked memory to the register, and tests the memory by using the test pattern stored in the register. Each memory includes an ID register(142,162,182) storing the memory information such as a memory type, size, and I/O(Input/Output) pattern. The control chip includes a chip select circuit for electrically connecting each memory to the CPU based on a chip select signal generated from the CPU.
Abstract translation: 提供一种多芯片及其测试方法，通过将ID寄存器安装到每个存储器中，根据存储在ID寄存器中的信息来执行各种测试模式，使用存储在ID寄存器中的信息检查存储器，并生成适于 检查的内存。 多个存储器（140,160,180）存储存储器信息和控制芯片（120）来测试存储器，并且控制芯片包括存储测试模式的寄存器（124）和诸如ARM的CPU（122）（Advanced RISC（Reduced 指令集计算机）机）核心。 CPU通过读取每个存储器的存储器信息来检查要测试的存储器，生成并将适合所检查存储器的测试模式传送到寄存器，并通过使用存储在寄存器中的测试模式来测试存储器。 每个存储器包括存储诸如存储器类型，大小和I / O（输入/输出）模式的存储器信息的ID寄存器（142,162,182）。 控制芯片包括芯片选择电路，用于基于从CPU产生的片选信号将每个存储器电连接到CPU。
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公开(公告)号：KR1020080031078A
公开(公告)日：2008-04-08
申请号：KR1020060097304
申请日：2006-10-02
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C29/72
Abstract: A multi chip and a repairing method thereof are provided to improve yield and to reduce cost, by replacing an address of a fail memory cell with an address of a redundancy cell by cutting fuses. A multi chip includes a plurality of memory chips. The plurality of memory chips store information about a redundancy cell. According to a repairing method of the multi chip, one memory chip of the plurality of memory chips is tested(S120). When the memory chip is faulty(S130), the memory chip is checked to be repaired by the stored information of the redundancy cell(S140). When the memory chip is repaired, the memory chip is repaired(S210).
Abstract translation: 提供一种多芯片及其修复方法，通过切割熔断器来替换具有冗余单元的地址的故障存储单元的地址来提高产量并降低成本。 多芯片包括多个存储器芯片。 多个存储器芯片存储有关冗余单元的信息。 根据多芯片的修复方法，对多个存储芯片的一个存储芯片进行测试（S120）。 当存储器芯片故障时（S130），通过冗余单元的存储信息检查存储器芯片的修复（S140）。 当修复存储器芯片时，修复存储器芯片（S210）。
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公开(公告)号：KR1020080021972A
公开(公告)日：2008-03-10
申请号：KR1020060085267
申请日：2006-09-05
Applicant: 삼성전자주식회사
IPC: G01R31/28
CPC classification number: G01R31/318513 , G01R31/318371 , G01R31/31905
Abstract: A test system and a test method in a multi-chip are provided to perform various test processes on the multi-chip by using a CPU(Central Processing Unit) embedded in the multi-chip. A multi-chip includes a system chip(120) and plural chips(140,160). The system chip includes a register(122), a selector(126), and a CPU(124). The register stores a test algorithm for testing the chips. The selector selects one of the chips in response to a select signal. The CPU(Central Processing Unit) transmits the select signal to the selector and tests the chips by using the test algorithm stored in the register. The select signal and the test algorithm are transmitted to the system chip from an external test equipment.
Abstract translation: 提供多芯片中的测试系统和测试方法，通过使用嵌入在多芯片中的CPU（中央处理单元）来对多芯片执行各种测试过程。 多芯片包括系统芯片（120）和多个芯片（140,160）。 系统芯片包括寄存器（122），选择器（126）和CPU（124）。 寄存器存储用于测试芯片的测试算法。 选择器响应于选择信号选择一个芯片。 CPU（中央处理单元）将选择信号发送到选择器，并通过使用存储在寄存器中的测试算法对芯片进行测试。 选择信号和测试算法从外部测试设备传输到系统芯片。
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公开(公告)号：KR100725357B1
公开(公告)日：2007-06-07
申请号：KR1020050132047
申请日：2005-12-28
Applicant: 삼성전자주식회사
Abstract: An apparatus and a method for performing the mutual correspondence of music information and color information are provided to determine the extraction order of a stored music file according to color information of an inputted image signal or determine the extraction order of a stored image file according to music information of an inputted music signal. An input unit(210) receives an audio signal or an image signal. A feature extracting unit(220) extracts one feature among maximum bins in a histogram for frequency distribution in a climax interval of the audio signal and the color distribution of the image signal according to a kind of the inputted signal. A file extracting unit(240) extracts a file corresponding to the extracted feature according to the kind of the inputted signal among files having a signal of a kind which is not inputted between the audio signal and the image signal. An output unit(260) outputs the extracted file.
Abstract translation: 提供了用于执行音乐信息和颜色信息的相互对应的设备和方法，以根据输入的图像信号的颜色信息确定存储的音乐文件的提取顺序，或者根据音乐确定存储的图像文件的提取顺序 输入的音乐信号的信息。 输入单元（210）接收音频信号或图像信号。 特征提取单元（220）根据输入信号的种类提取音频信号的高潮区间中的频率分布的直方图中的最大区间中的一个特征和图像信号的颜色分布。 文件提取单元（240）根据具有未在音频信号和图像信号之间输入的种类的信号的文件中的输入信号的种类来提取与提取的特征相对应的文件。 输出单元（260）输出提取的文件。
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Patent Agency Ranking
公开(公告)号：KR100587003B1
公开(公告)日：2006-06-07
申请号：KR1019990029638
申请日：1999-07-21
Applicant: 삼성전자주식회사
IPC: G09G1/04
Abstract: 개시된 본 발명은 전원 공급 초기시 수평단 및 고압단 드라이브의 오동작으로 발생되는 수평단 및 고압단의 과도현상을 방지하기 위한 디스플레이장치의 과도현상 방지장치 및 그 방법에 관한 것이다.
본 발명은 H/V 프로세서가 현재 비디오모드의 수평 프리런닝 주파수로 수평단 및 고압단 드라이브의 구동을 제어할 수 있도록 전원 인가 초기시 수평단 및 고압단 드라이브를 디스에이블 시키기 위한 제어신호를 출력한 후, 기 설정된 기준 값만큼 소정 시간을 지연시키고, 설정된 기준 값만큼 시간이 지연된 경우 수평단 및 고압단 드라이브를 인에이블 시키기 위한 제어신호를 H/V 프로세서로 출력하는 마이크로 컴퓨터를 구비시킴을 특징으로 한다.
따라서, 본 발명은 전원 공급 초기에 수평단 및 고압단에 발생되던 과도현상을 방지할 수 있도록 하는 효과를 제공하는데 있다.
H/V 프로세서, 마이크로 컴퓨터, PLL 전압, 딜레이-
公开(公告)号：KR1020060016286A
公开(公告)日：2006-02-22
申请号：KR1020040064672
申请日：2004-08-17
Applicant: 삼성전자주식회사
Inventor： 정진국
IPC: H01L21/28 , H01L21/265 , H01L21/31
CPC classification number: H01L21/76825 , H01L21/76814 , H01L21/76831
Abstract: 본 발명은 금속 배선의 신뢰도를 향상시킬 수 있는 반도체 소자의 금속 배선 형성방법에 관한 것으로, 하부 금속 배선상의 층간 절연막내에 비아홀 및 트렌치를 형성하는 단계; 노출된 층간 절연막의 표면에 제1의 이온주입을 진행하는 단계; 결과물 전면에 제2의 이온주입을 진행하는 단계; 전면에 금속 물질을 증착하여 비아홀과 트렌치 내부를 매립하고 층간 절연막이 노출되도록 평탄화하는 단계를 포함하여 이루어진다.
금속배선, 누설전류, 장벽층, 이온주입-
公开(公告)号：KR1020050119411A
公开(公告)日：2005-12-21
申请号：KR1020040044493
申请日：2004-06-16
Applicant: 삼성전자주식회사
Inventor： 정진국
IPC: H01L27/115
CPC classification number: H01L27/11521 , G11C16/0425 , H01L27/115
Abstract: 프로그램 동작 시에 인접한 비선택 메모리 셀도 함께 프로그램이 되는 디스터번스 문제를 방지할 수 있는 스플릿 게이트형 플래쉬 메모리 소자 및 그 제조방법에 대하여 개시한다. 본 발명의 일 실시예에 따른 스플릿 게이트형 플래쉬 메모리 소자는 소자 격리용 절연막에 의하여 활성 영역이 정의되어 있는 벌크 실리콘 기판, 벌크 실리콘 기판 상에 형성되어 있는 실리콘 에피층을 가진다. 소오스 영역과 드레인 영역은 벌크 실리콘 기판과 실리콘 에피층 모두에 형성되지만, 채널은 실리콘 에피층에만 형성된다. 그리고, 벌크 실리콘 기판의 소오스 영역과 드레인 영역 사이에는 디스터번스 방지용 절연막이 더 형성되어서, 소오스 영역과 드레인 영역을 서로 격리시킨다. 실리콘 에피층 상에 형성되는 부유 게이트, 제어 게이트 및 절연막 등은 종래 기술에 따른 스플릿 게이트형 플래쉬 메모리 소자의 그것과 동일할 수 있다.
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公开(公告)号：KR100511032B1
公开(公告)日：2005-08-30
申请号：KR1020030012764
申请日：2003-02-28
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L21/28273 , H01L27/115 , H01L27/11521 , H01L29/66825
Abstract: 향상된 전자 방출 및 주입 효율을 가지면서도 간단하게 제조할 수 있는 플로팅 게이트의 형성 방법과 이를 이용한 불휘발성 메모리 장치의 제조 방법이 개시된다. 기판 상에 도전성 패턴을 형성하고, 도전성 패턴의 측벽에 제1 절연막을 형성하여 도전성 패턴의 에지에 제1 경사를 형성한 후, 도전성 패턴의 상면에 제2 절연막을 형성하여 도전성 패턴의 에지에 제2 경사를 형성함으로써, 도전성 패턴의 에지가 향상된 샤프니스를 가지게 할 수 있다. 전력 소모를 최소화하는 동시에 고속의 데이터 읽기 쓰기가 가능한 플로팅 게이트를 형성할 수 있으며, 로직 공정과 통합이 용이한 스플릿 게이트형 불휘발성 메모리 장치를 용이하게 제조할 수 있다.
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公开(公告)号：KR1020030064959A
公开(公告)日：2003-08-06
申请号：KR1020020005053
申请日：2002-01-29
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: PURPOSE: A method of forming interconnection in a semiconductor device is provided to prevent a leakage current without forming a leakage current preventing layer. CONSTITUTION: A groove for interconnection is formed in an interlayer dielectric(50). An element(for example, N2) for preventing a leakage current is doped on the interlayer dielectric. A material for interconnection is stacked and the groove is filled.
Abstract translation: 目的：提供一种在半导体器件中形成互连的方法，以防止泄漏电流而不形成防漏电流层。 构成：在层间电介质（50）中形成用于互连的沟槽。 用于防止漏电流的元件（例如，N2）被掺杂在层间电介质上。 用于互连的材料被堆叠并且凹槽被填充。
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