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公开(公告)号：KR1019960039379A
公开(公告)日：1996-11-25
申请号：KR1019950010174
申请日：1995-04-27
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야:
반도체 메모리 소자 제조 방법중 폴리 실리콘 형성을 위한 플라즈마 식각 공정에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제:
플라즈마 식각 공정중 산화박막에 필연적으로 발생하는 이온축적으로 인한 손상을 줄이기 위한 반도체 메모리 소자 제조방법을 제공함에 있다.
3. 발명의 해결방법의 요지:
폴리실리콘게이트를 소자내의 활성화 영역에 형성되는 제1폴리실리콘과, 비활성화영역에 형성되는 제2폴리실리콘을 상기 실리콘과는 또 다른 전도성 물질로 연결하는 것을 요지로 한다.
4. 발명이 중요한 용도:
고 집적화 및 저 전압용 반도체 소자에 적합하다.-
公开(公告)号：KR1019960000681B1
公开(公告)日：1996-01-11
申请号：KR1019920022114
申请日：1992-11-23
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C29/88 , G06F11/1008
Abstract: an error checking and correcting circuit and multiple data bit and parity bit; respective data bit and parity bit which are sensed simultaneously during one active cycle, is included in first and second memory cell array separated each other electrically.
Abstract translation: 纠错电路和多个数据位和奇偶校验位; 在一个活动周期期间同时感测到的相应的数据位和奇偶校验位被包括在彼此电隔离的第一和第二存储单元阵列中。
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公开(公告)号：KR1019950025785A
公开(公告)日：1995-09-18
申请号：KR1019940003254
申请日：1994-02-23
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 본 발명은 메모리 셀 어레이와, 외부에서 입력되는 어드레스 신호를 디코딩하여 상기 메모리 셀 어레이 내의 메모리 셀을 지정하기 위한 디코더를 구비하는 반도체 메모리 장치에 있어서, 상기 어드레스 신호의 천이를 감지하기 위한 어드레스 천이 검출 수단과, 상기 어드레스 천이 검출수단에 접속하며 외부 입력단자에 입력된 노이즈에 의해 발생된 비정상적인 펄스를 소정의 펄스 폭을 가지도록 증폭하는 펄스 증폭수단과, 상기 펄스 증폭수단에 접속하며 상기 펄스 증폭회로의 출력 신호를 입력하여 일정한 펄스 폭을 가지는 프리아차지 및 아퀼라이즈 제어 신호를 발생하는 제어신호 발생수단을 구비함을 특징으로 하는 반도체 메모리 장치를 구비함을 특징으로 한다.
본 발명에 의한 반도체 메모리 장치에 의하여 외부 입력 단자에 입력된 노이즈에 무관하게 일정한 펄스 폭을 가지는 프리차아지 및 아퀼라이즈 제어 신호를 발생하여 데이타 라인의 프리차아지 및 아퀼라이즈 동작이 충분하게 이루어져 정상적인 동작을 수행될 수 있는 효과가 있다.-
公开(公告)号：KR1019950008699B1
公开(公告)日：1995-08-04
申请号：KR1019920006359
申请日：1992-04-16
Applicant: 삼성전자주식회사
IPC: H01L21/82
Abstract: The semiconductor device includes a number of signal wirings (40) formed at same intervals in line on a semiconductor substrate, a polysilicon layer (50) formed as a connection means in a chip, and contact regions (60) formed in the signal wiring regions (40) to contact the signal wirings with the polysilicon layer, thereby forming the contact region in the wiring region to prevent the overlapping of substrate and contact region and to reduce the parasitic resistance between the wirings.
Abstract translation: 半导体器件包括在半导体衬底上以相同间隔形成的多个信号布线（40），形成为芯片中的连接装置的多晶硅层（50）和形成在信号布线区域中的接触区域（60） （40）使信号布线与多晶硅层接触，从而在布线区域形成接触区域，以防止基板和接触区域的重叠，并降低布线之间的寄生电阻。
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公开(公告)号：KR1019940022836A
公开(公告)日：1994-10-21
申请号：KR1019930003738
申请日：1993-03-12
Applicant: 삼성전자주식회사
IPC: H01L27/10
Abstract: 본 발명은 낸드쎌 구조를 가지는 불휘발성 반도체집적회로에 관한 것으로, 구체적으로는 대기시 불필요한 전류소비를 방지하여 저전력 소비를 달성하고, 제조공정시의 불량에 따른 메탈간의 브리지현상을 억제하고 만일 이 브리지현상이 발생되어도 이로 이한 전류소비의 문제를 해결하는 불휘발성 반도체집적회로를 향한 것이다. 본 발명은 제1내지 제N(N=2,3,4,…)개로 이루어지는 메모리쎌트랜지스터가 낸드구조로 접속된 하나의 메모리스트링이 각각 다수개로 구성되는 쎌어레이를 가지는 불휘발성 반도체집적회로에 있어서, 상기 제1메모리쎌트렌지스터에 직렬접속되는 다수개의 제1스트링선택트랜지스터와, 상기 제N메모리쎌트랜지스터에 집렬접속되는 다수개의 제2스트링선택트랜지스터를 각각 구비하고, 상기 제1 및 제N메모리쎌트랜지스터에 직렬접속된 다수개의 스트링선택트랜지스터중 어느 하나는 접지 접속점에 그제어단자가 접속되어 스트링선택 외에도 접지수단역할을 담당하게 하는 불휘발성 반도체집적회로를 개시하고 있다. 이러한 회로구성을 통해서 대기시 불필요한 전류소모를 방지하여 저전력 반도체집적회로를 실현할 수 있고, 또한, 메탈간의 브리지현상이 발생을 최대한 억제하고 만일 브리지현상이 발생되어도 이를 용이하게 ECC회로에 의해서 구제할 수 있는 바, 이로부터 본 발명에 의한 낸드쎌 구조를 가지는 불휘발성 반도체집적회로는 향후 65M 나 256M급의 초고집적 불휘발성 반도체집적회로의 성능향상에 크게 기여할 것이다.
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Patent Agency Ranking
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公开(公告)号：KR1019940004255B1
公开(公告)日：1994-05-19
申请号：KR1019910011908
申请日：1991-07-12
Applicant: 삼성전자주식회사
IPC: H01L21/78
Abstract: The semiconductor integrated circuit includes a metal interconnection layer of a pull-down drive transistor which is coupled to a inner ground pad of a inner circuit of a chip, and is arranged to seperate from a metal interconnection layer which is coupled to a impurity region for the purpose of stabilization of the bulk voltage of the substrate, thereby solving the noise problem.
Abstract translation: 半导体集成电路包括下拉驱动晶体管的金属互连层，其被耦合到芯片的内部电路的内部接地焊盘，并且被布置成与耦合到杂质区域的金属互连层分离， 稳定基板的体电压的目的，从而解决噪声问题。
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公开(公告)号：KR1019940004966A
公开(公告)日：1994-03-16
申请号：KR1019920015189
申请日：1992-08-24
Applicant: 삼성전자주식회사
IPC: H03K19/00
Abstract: 본 발명은 반도체 메모리 장치의 데이타 출력버퍼에 관한 것으로, 데이타 출력버퍼에 서로 상보적인 개폐동작을 가지는 트랜지스터를 풀엎 및 풀다운단에 각각 가지는 프리세트회로를 구비하므로서, 출력노드의 캐패시턴스 및 대기상태 또는 리드동작이 아닌 경우에도 전류소비가 방지되는 장점이 발생하며 저 노이즈 및 고속의 억세스 타임을 갖는 장점이 있어, 특히 초고집적 반도체 메모리 장치에 적합한 저전력 데이타 출력버퍼를 제공한다.
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公开(公告)号：KR1019930008860A
公开(公告)日：1993-05-22
申请号：KR1019910018997
申请日：1991-10-28
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 본 발명은 반도체 메모리 장치의 데이터 출력 컨트롤 회로에 관한 것으로 종래에는 데이터 출력 버퍼를 구동/제어하는 신호가 소정의 메모리 쎌 데이터가 상기 데이터 출력 버퍼의 입력단에 입력되기 전에 인에이블되어 불필요한 데이터의 천이동작이 발생되어 그에 따른 동작전류의 증가 및 억세스 타임이 저하되고 칩의 수율(yield)이 떨어지는 악현상이 발생되었으나, 본 발명에서는 상기 데이터 풀력 버퍼를 구동/제어하는 신호를 소정의 메모리 쎌 데이터가 상기 데이터 출력 버퍼의 입력단에 입력된 후에 인에이블시키도록 하기 위하여 소정의 입력신호 검출부(50B)와 제어부(50C)와 데이터 출력 컨트롤부(50D)를 구비하므로서 불필요한 데이터의 천이동작을 제거하여 칩의 동작전류의 소비를 감소시키고 데이터의 억세스 타임을 향상시킬 뿐만 아니라 칩의 수율도 향상시킨다.
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