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公开(公告)号：KR100673023B1
公开(公告)日：2007-01-24
申请号：KR1020050131859
申请日：2005-12-28
Applicant: 삼성전자주식회사
CPC classification number: G11C16/10 , G11C16/26 , G11C16/3454 , G11C2216/14
Abstract: A semiconductor memory device using a pipelined-buffer programming scheme is provided to minimize noise proportional to the number of sense amplifiers by reducing the increase of the layout area. A cell array(110) includes a plurality of memory cells. A write driver includes a plurality of write units. Each of the write units programs each of the memory cells. A sense amplifier includes a plurality of read units. Each of read units senses each of the memory cells in a program verification operation. A selection circuit selects the write units or the read units in order to program or sense the memory cells in response to a column address. A data input unit provides program data to the selected write unit while a program is operated. The data input unit receives verification data from the selected read unit while a program verification operation is performed.
Abstract translation: 提供使用流水线缓冲器编程方案的半导体存储器件，以通过减少布局面积的增加来最小化与感测放大器数量成比例的噪声。 单元阵列（110）包括多个存储单元。 写驱动器包括多个写单元。 每个写入单元对每个存储器单元进行编程。 读出放大器包括多个读取单元。 每个读取单元在程序验证操作中感测每个存储器单元。 选择电路选择写入单元或读取单元，以响应于列地址对存储器单元进行编程或感测。 数据输入单元在程序运行时向所选择的写入单元提供程序数据。 在执行程序验证操作时，数据输入单元从所选择的读取单元接收验证数据。
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公开(公告)号：KR100645050B1
公开(公告)日：2006-11-10
申请号：KR1020040084485
申请日：2004-10-21
Applicant: 삼성전자주식회사
IPC: G11C16/12
Abstract: 여기에는 불 휘발성 메모리 장치를 프로그램하는 방법이 개시되어 있다. 개시된 방법에 의하면, 먼저, 제 1 펌프를 활성화시켜 벌크 전압이 발생된다. 벌크 전압이 목표 전압에 도달한 후, 벌크 전압이 검출 전압보다 높은 지의 여부가 검출된다. 매 프로그램 구간에서 벌크 전압이 검출 전압보다 높을 때 제 2 펌프가 활성화된다.
Abstract translation: 公开了一种用于对非易失性存储器件进行编程的方法。 根据所公开的方法，首先，激活第一泵以产生体电压。 在体电压达到目标电压之后，检测体电压是否高于检测电压。 在每个编程周期中，当体电压高于检测电压时，第二个泵被激活。
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公开(公告)号：KR1020020080918A
公开(公告)日：2002-10-26
申请号：KR1020010020784
申请日：2001-04-18
Applicant: 삼성전자주식회사
Inventor： 임흥수
IPC: G11C7/10
CPC classification number: G11C7/109 , G11C7/1078 , G11C7/1084 , G11C7/1087 , G11C8/06 , G11C8/12
Abstract: PURPOSE: An apparatus for improving noise immunity of an input buffer used for a semiconductor memory device is provided to prevent a malfunction of the semiconductor memory device though an element of noise is inputted into a chip enable buffer. CONSTITUTION: An input portion(110) is used for receiving an external input signal(XAi) and a chip enable signal(/CE). The input portion(110) is formed with a NOR gate(111) and an inverter(112) connected with the NOR gate(111). A blocking portion(120) is connected with the input portion(110). The blocking portion(120) is formed with a switch(121) and a plurality of latches(122,123) connected with the switch(121). A plurality of logic gate inverters(130,140) is connected between the blocking portion(120) and an output(Ai). A transition detection circuit is connected between the logic gate inverters(130,140). A short pulse generator 4(151) is used for detecting a transition signal of 'low' to 'high'. A short pulse generator 5(153) is used for detecting a transition signal of 'high' to 'low'.
Abstract translation: 目的：提供一种用于提高用于半导体存储器件的输入缓冲器的抗噪声性的装置，以防止半导体存储器件的故障，尽管噪声元素被输入到芯片使能缓冲器中。 构成：输入部分（110）用于接收外部输入信号（XAi）和芯片使能信号（/ CE）。 输入部分（110）由NOR门（111）和与NOR门（111）连接的逆变器（112）形成。 阻挡部分（120）与输入部分（110）连接。 阻挡部分（120）形成有开关（121）和与开关（121）连接的多个闩锁（122,123）。 多个逻辑门反相器（130,140）连接在阻挡部分（120）和输出（Ai）之间。 转换检测电路连接在逻辑门反相器（130,140）之间。 短脉冲发生器4（151）用于检测“低”到“高”的转换信号。 短脉冲发生器5（153）用于检测“高”到“低”的转换信号。
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公开(公告)号：KR100319713B1
公开(公告)日：2002-04-22
申请号：KR1019980031289
申请日：1998-07-31
Applicant: 삼성전자주식회사
IPC: G11C11/413
Abstract: 여기에 개시된 반도체 메모리 장치의 모드 레지스터는: 전원 전압에 연결된 제 1 전류 전극 및 제 1 제어 신호를 받아들이는 게이트 전극을 갖는 제 1 트랜지스터, 상기 제 1 트랜지스터의 제 2 전류 전극과 노드 사이에 연결된 제 1 프로그램 가능한 소자, 접지된 제 1 전류 전극 및 상기 제 1 제어 신호에 상보적인 제 2 제어 신호를 받아들이는 게이트 전극을 갖는 제 2 트랜지스터, 및 상기 노드 및 상기 제 2 트랜지스터의 제 2 전류 전극 사이의 연결된 제 2 프로그램 가능한 소자를 포함한다.
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公开(公告)号：KR100268420B1
公开(公告)日：2000-10-16
申请号：KR1019970080999
申请日：1997-12-31
Applicant: 삼성전자주식회사
IPC: G11C11/40
Abstract: PURPOSE: A semiconductor memory device is provided to prevent a read error by discharging all bit-lines for one period of external address signal. CONSTITUTION: Memory cell arrays(100a,100b) store data therein. A reference voltage is applied to a dummy bit line. A sense voltage, which is compared with the reference voltage, is applied a main bit line. A command buffer receives a command signal in synchronous with a clock signal provided externally to generate a row and a column address strobe signal. A row address buffer, responsive to the row column address strobe signal, generates a row address signal. A column address buffer, responsive to the column address strobe signal, generates a column address signal. A row pre-decoder, responsive to the row address signal, generates a first selection signal for selecting a wordline. A column pre-decoder, responsive to the column address signal, generates a second selection signal for selecting a bitline. A bitline discharge control signal is generated responsive to the row address signal. A discharge control part combines the discharge control signal and the second selection signal and generates a first discharge signal for bitline. A row decoder selects the wordline responsive to the first selection signal. A column decoder selects the bitline responsive to the second selection signal. A first discharging part(210), responsive to the first discharge signal, discharges selection and non-selection bitlines. A sense amplification control part, responsive to the row and column address strobe signals, generates a data sense signal, a second discharge signal and a precharge signal. A sense amplification part senses a difference between the selected main bitline and the dummy bitline and outputs sensed data. A second discharging part, responsive to the second discharge signal, discharges the main and dummy bitlines. A reference voltage generating part(230b) provides the reference voltage to the dummy bitline. A sense voltage generating part(230a) provides the sense voltage to the main bitline.
Abstract translation: 目的：提供半导体存储器件，以通过在一个周期的外部地址信号中放电所有位线来防止读取错误。 构成：存储单元阵列（100a，100b）在其中存储数据。 将参考电压施加到虚拟位线。 与参考电压进行比较的感测电压被施加主位线。 命令缓冲器与外部提供的时钟信号同步地接收命令信号以产生行和列地址选通信号。 响应行列地址选通信号的行地址缓冲器产生行地址信号。 响应于列地址选通信号的列地址缓冲器产生列地址信号。 响应于行地址信号的行预解码器产生用于选择字线的第一选择信号。 响应于列地址信号的列预解码器产生用于选择位线的第二选择信号。 响应于行地址信号产生位线放电控制信号。 放电控制部分组合放电控制信号和第二选择信号，并产生用于位线的第一放电信号。 行解码器响应于第一选择信号选择字线。 列解码器响应于第二选择信号选择位线。 响应于第一放电信号的第一放电部分（210）排出选择位和非选择位线。 响应于行和列地址选通信号的读出放大控制部分产生数据检测信号，第二放电信号和预充电信号。 感测放大部分感测所选择的主位线与虚拟位线之间的差异并输出感测数据。 响应于第二放电信号的第二放电部件放电主位线和虚位线。 参考电压产生部分（230b）将参考电压提供给虚拟位线。 感测电压产生部件（230a）向主位线提供感测电压。
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Patent Agency Ranking
公开(公告)号：KR1020000010391A
公开(公告)日：2000-02-15
申请号：KR1019980031289
申请日：1998-07-31
Applicant: 삼성전자주식회사
IPC: G11C11/413
CPC classification number: G11C7/1045
Abstract: PURPOSE: A synchronous semiconductor memory device is provided to give default mode register value without additional processing using a mode register. CONSTITUTION: The mode register in synchronous memory device is comprises a first power terminal, a second power terminal, a first node, a p-MOS transistor and a n-MOS transistor, a first program transistor and a second program transistor. A power supply voltage applied to the first power terminal and a ground voltage applied to the second power terminal. Power supply voltage and ground voltage delivered to the first node. The p-MOS transistor forms current path by a first high voltage detection signal. The n-MOS transistor forms current path to ground by the high voltage detection signal and voltage detection signal with inverse phase. The first program transistor forms a channel between the p-MOS transistor and the first node. The second program transistor forms a channel between the first node and n-MOS transistor.
Abstract translation: 目的：提供同步半导体存储器件以给出默认模式寄存器值，而无需使用模式寄存器的附加处理。 构成：同步存储装置中的模式寄存器包括第一电源端子，第二电源端子，第一节点，p-MOS晶体管和n-MOS晶体管，第一编程晶体管和第二编程晶体管。 施加到第一电源端子的电源电压和施加到第二电力端子的接地电压。 电源电压和接地电压传送到第一个节点。 p-MOS晶体管通过第一高电压检测信号形成电流路径。 n-MOS晶体管通过高电压检测信号和具有反相的电压检测信号形成到地的电流路径。 第一程序晶体管在p-MOS晶体管和第一节点之间形成通道。 第二编程晶体管在第一节点和n-MOS晶体管之间形成通道。
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公开(公告)号：KR1019990059252A
公开(公告)日：1999-07-26
申请号：KR1019970079450
申请日：1997-12-30
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 감지 증폭기를 갖는 반도체 메모리 장치에 관한 것으로서, 셀의 데이터를 감지하기 위한 감지 증폭기에 있어서, 셀에 대응되는 데이터 라인과; 상기 데이터 라인의 전압레벨과 비교하기 위한 더미 데이터 라인과; 상기 데이터 라인의 전압레벨과 비교하기 위한 기준 전압을 상기 더미 데이터 라인으로 공급하는 기준 전압 발생 회로와; 상기 기준 전압 발생 회로는 활성화되는 감지 신호에 응답하여 기준 전압을 발생하는 제 1 바이어스 회로와; 상기 기준 전압을 인가받아 전류 통로를 형성하는 제 1 패스 회로와; 상기 기준 전압을 인가받아 상기 더미 데이터 라인을 프리챠지하기 위한 제 1 프리챠지 회로를 구비하며; 상기 선택된 셀의 메인 비트 라인으로 공급되는 감지 전압을 발생하기 위한 감지 전압 공급 회로와; 상기 기준 전압과 상기 감지 전압의 차를 비교 및 증폭하는 차동 증폭 회로를 포함하며, 상기 감지 전압 발생 회로는 활성화되는 상기 감지 신호에 응답하여 기준전압을 발생하는 제 2 바이어스 회로와; 상기 기준 전압을 인가받아 전류 통로를 형성하는 제 2 패스 회로와; 상기 기준 전압을 인가받아 상기 더미 데이터 라인을 프리챠지 하기 위한 제 2 프리챠지 회로를 포함한다.
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公开(公告)号：KR1019970017594A
公开(公告)日：1997-04-30
申请号：KR1019950030105
申请日：1995-09-14
Applicant: 삼성전자주식회사
Inventor： 임흥수
IPC: G11C5/14 , G11C11/407
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
반도체 메모리의 장치의 차아지 펌프
2. 발명이 해결하려고 하는 기술적 과제
네이티브 엔형 모오스 트랜지스터를 제조하기 위한 제조공정의 수가없이도 반도체 메모리장치의 차아지 펌프 회로를 제공함에 의해 반도체 메모리장치의 제조원가를 종래에 비해 낮추는데 있다.
3. 발명의 해결방법의 요지 .
반도체 메모리 장치내에서 전원 전압보다 높은 전압을 발생하기 위한 회로는 상기 전원 전압을 게이트 및 드레인 단자로 수신하고 소오스 단자를 통해 제1노드상에 초기 전압을 제공하는 제1모오스 트랜지스터와; 미리 설정된 캐패시턴스 값을 가지며, 일측 플레이트가 상기 제1노드에 연결되고 타측 플레이트로는 인가되는 제1발진신호를 수신하는 제1캐패시터와; 상기 제1노드에 게이트 및 소오스 단자가 연결되어 상기 제1노드의 전류를 자신의 드레인 단자로 제공하기 위한 제3모오스 트랜지스터와; 상기 제1캐패시터의 상기 캐패시턴스 값보다 낮은 값을 가지며, 상기 제3모오스 트랜지스터의 상기 드레인 단자인 제2노드에 일측 플레이트가 연결되고 타측 플레이트로는 인가되는 제2발진신호를 수신하는 제2캐패시터와; 상기 제1노드에 드레인단자가 연결되고, 상기 제2노드에 게이트 단자가 연결되고 출력 노드에 소오스 단자가 연결되어 상기 제2노드의 전압에 응답하여 상기 제1노드상의 전압을 상기 출력노드에 제공하기 위한 제2모오스 트랜지스터를 가짐을 특징으로 한다.
4. 발명의 중요한 용도
반도체 메모리 장치의 고전압 발생회로로서 적합하게 사용된다.-
公开(公告)号：KR1019970012723A
公开(公告)日：1997-03-29
申请号：KR1019950024731
申请日：1995-08-10
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
반도체 메모리 장치의 열방향의 디코더에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
그라운드 라인옆 및 메모리 쎌 어레이 끝단에 위치하는 비트라인에 연결된 센스 앰프에서 불량이 발생하더라도 에러정정코드에 의한 구제가 가능한 반도체 메모리 장치를 제공함에 있다.
3. 발명의 해결방법의 요지
행과 열의 매트릭스로 이루어진 메모리 쎌들을 가지는 메모리 쎌 어레이를 제어하기 위한 다수개의 서브디코더들중 한번의 에러정정코드 조합을 위해 사용되는 각각의 서브 디코더들의 코딩을 모두 다르게 하여 상기 메모리 쎌 어레이내의 메모리 쎌 부분 및 상기 메모리 쎌 어레이이 끝단부분에 위치한 비트라인이 상기 에러정정코드를 위한 조합시 동시에 2개 이상이 선택되지 않도록 하는 코딩수단을 구비한다.
4. 발명의 중요한 용도
반도체 메모리 장치에 적합하게 사용된다. -
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