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公开(公告)号：KR1019960042726A
公开(公告)日：1996-12-21
申请号：KR1019950012275
申请日：1995-05-17
Applicant: 삼성전자주식회사
IPC: G11C5/14
Abstract: 본 발명은 외부로부터 인가되는 전원전압보다 더 높은 승압전압을 사용하는 반도체 메모리 장치에 관한 것으로, 특히 외부로부터 반도체 메모리 장치내의 메모리 셀을 활성화시키기 위한 로우 어드레스 스트로브 신호의 입력에 적응하여 상기외부의 전원전압을 제2레벨의 전압으로 승압하는 승압회로의 출력AVPP를 칩내 주변회로에 위치된 피모오스 트랜지스터의소오스 전압으로 공급하고, 노말한 구성을 갖고 전원전압의 투입과 동시에 상기 전원전압을 승압하는 노말한 승압회로의출력전압 VPP를 상기 피모오스 트랜지스터의 벌크 바이어스 단자로 공급하는 반도체 메모리 장치의 회로에 관한 것이다.상기와 같은 구성에 의해 반도체 메모리 장치에 외부 전원전압이 인가되면, 노말한 승압회로내의 발진기가 동작하여 승압전압 VPP를 사용하는 회로내 피모오스 트랜지스터의 벌크 바이어스를 공급하고, 칩외부에서 인가되는 로우 어드레스 스트로브 신호에 의하여 우선적으로 발생되는 신호에 의해 승압된 제2레벨의 승압전압 AVPP이 상기 피모오스 트랜지스터의 소오스로 공급되어 비활성화 상태의 전류소모를 방지하게 된다.
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公开(公告)号：KR1019940010081A
公开(公告)日：1994-05-24
申请号：KR1019920020349
申请日：1992-10-31
Applicant: 삼성전자주식회사
IPC: G11C5/04
Abstract: 본 발명은 반도체 메모리장치에 관한 것으로, 특히 상기 메모리장치의 회로배치에 관한 것으로서, 메모리셀 어레이를 동작시키기 위한 주변회로 영역의 N채널 트랜지스터에서 기생적으로 발생되는 전자-정공 쌍에 의해 메모리셀의 데이타가 소실되고 문턱전압이 낮아지며 절연특성이 나빠지는 현상을 제거하기 위하여, 메모리셀 어레이와 주변회로 영역사이에 음전압을 인가받는 P+ 층을 형성하여 상기 정공에 의해 형성되는 기판전류를 제거하고, 주변회로 영역에서는 양전압이 인가되는 P채널 트랜지스터 영역을 N채널 트랜지스터영역보다 메모리셀 어레이에 가깝게 배치하여 상기 전자가 셀어레이 내부로 이동하지 못하고 P채널 영역에 포획되도록 함으로써, 상기 전자-정공쌍의 발생에 따른 상기한 문제점들을 제거한 반도체 메모리 장치를 제공한 .
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公开(公告)号：KR1019920009059B1
公开(公告)日：1992-10-13
申请号：KR1019890020103
申请日：1989-12-29
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: A semiconductor memory device with normal columns and redundant columns includes normal column decoders (30,40) for designating the normal columns and redundant column decoder (21) for designating the redundant columns so that the bits from the normal columns are combined with the bits from the redundant columns so as to allow bit-parallel testing and provide a defect free entire set of bits. This method is achieved by operating the decoders and together. A number of gates in the first and second sets (40,41), each gating TR is arranged to connect a signal channel between a respective line and corresponding data line in response to a signal from a respective column decoder. The parallel test operation is arranged to be carried out in a parallel test mode separated from a normal mode, thereby reducing the power consumption.
Abstract translation: 具有正常列和冗余列的半导体存储器件包括用于指定正常列的正常列解码器（30,40）和用于指定冗余列的冗余列解码器（21），使得来自正常列的位与来自 冗余列，以允许位并行测试，并提供无缺陷的整组位。 该方法通过操作解码器并在一起实现。 第一组和第二组（40,41）中的多个门，每个门控TR被布置成响应于来自相应列解码器的信号在相应线和相应数据线之间连接信号通道。 平行测试操作被布置为以与正常模式分离的并行测试模式执行，从而降低功耗。
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Patent Agency Ranking
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公开(公告)号：KR1019920004587B1
公开(公告)日：1992-06-11
申请号：KR1019890015258
申请日：1989-10-24
Applicant: 삼성전자주식회사
Inventor： 최훈
IPC: H03G1/00
Abstract: The circuit having a resistor (R1) and diodes (D1,D2) in series with a constant voltage applying terminal (Vcc) comprises a negative feedback unit (1) for providing a feedback of the reference voltage from the resistor (R1) and a control unit (2) for controlling the reference voltage uniformly. The control unit lies between an earth (Vss) and an output terminal of the diodes and controls the reference voltage by changing a forward steepness of a MOS transistor (M3) using the output voltage of the negative feedback unit as an input voltage. The negative feedback has MOS transistors (M1,M2) used as resistors for dividing the reference voltage. A constant reference voltage independent of changes in feed voltage and temperature is obtained.
Abstract translation: 具有与恒压施加端子（Vcc）串联的电阻器（R1）和二极管（D1，D2）的电路包括负反馈单元（1），用于提供来自电阻器（R1）的参考电压的反馈和 控制单元（2），用于均匀地控制参考电压。 控制单元位于二极管的地线（Vss）和输出端子之间，通过使用负反馈单元的输出电压作为输入电压来改变MOS晶体管（M3）的正向斜率来控制参考电压。 负反馈具有用作分压基准电压的电阻的MOS晶体管（M1，M2）。 获得与馈送电压和温度变化无关的恒定参考电压。
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