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公开(公告)号：KR1020160110906A
公开(公告)日：2016-09-22
申请号：KR1020160114498
申请日：2016-09-06
Applicant: 삼성전자주식회사
Abstract: 본발명은불휘발성메모리장치의동작방법에관한것이다. 본발명의불휘발성메모리장치의동작방법은비트라인에연결된제 1 스트링의접지선택라인을플로팅하고, 비트라인에연결된제 2 스트링의접지선택라인에소거방지전압을인가하고, 그리고제 1 및제 2 스트링들에소거동작전압을인가하는것으로구성된다.
Abstract translation: 本发明涉及一种非易失性存储器件的操作方法。 根据本发明，非易失性存储装置的操作方法：浮动连接到位线的第一串的接地选择线; 对与位线连接的第二串的接地选择线施加删除预防电压; 并将删除操作电压施加到第一和第二串。
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公开(公告)号：KR101617641B1
公开(公告)日：2016-05-03
申请号：KR1020090079998
申请日：2009-08-27
Applicant: 삼성전자주식회사
CPC classification number: G11C16/3459 , G06F11/1048 , G11C16/0483 , G11C16/3422
Abstract: 본발명의실시예에따른비휘발성메모리장치의프로그램방법은, 메모리셀들을프로그램하는단계, 상기프로그램된메모리셀들의페일비트의개수를검출하는단계, 및상기검출된페일비트의개수에따라프로그램종료를결정하는단계를포함하고, 상기페일비트는페일된프로그램비트와디스터브된금지비트를포함한다. 본발명의비휘발성메모리장치는프로그램동작시인가되는펄스의개수를줄이고, 에러비트개수를줄일수 있다.
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公开(公告)号：KR1020130049332A
公开(公告)日：2013-05-14
申请号：KR1020110114282
申请日：2011-11-04
Applicant: 삼성전자주식회사
CPC classification number: G06F11/1016 , G06F11/08 , G06F11/10 , G06F11/1008 , G06F11/1048 , G06F11/1068 , G06F11/1076 , G06F11/108 , G11C11/5628 , G11C16/10 , G11C16/3418 , H03M13/151 , H03M13/1525 , H03M13/1545
Abstract: PURPOSE: A memory system and an operating method thereof are provided to reduce power consumption by detecting an error through a memory controller and correcting the error in a nonvolatile memory device. CONSTITUTION: A memory system includes a nonvolatile memory device(1000) and a memory controller(2000). The memory controller controls the nonvolatile memory device and provides error flag information including error position information of data read from the nonvolatile memory device to the nonvolatile memory device. The nonvolatile memory device corrects the error of the data read based on the error flag information from the memory controller.
Abstract translation: 目的：提供一种存储器系统及其操作方法，以通过存储器控制器检测错误并校正非易失性存储器件中的错误来降低功耗。 构成：存储器系统包括非易失性存储器件（1000）和存储器控制器（2000）。 存储器控制器控制非易失性存储器件，并且提供包括从非易失性存储器件读取到非易失性存储器件的数据的错误位置信息的错误标志信息。 非易失性存储装置根据来自存储器控制器的错误标志信息来校正数据读取的错误。
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公开(公告)号：KR1020110092523A
公开(公告)日：2011-08-18
申请号：KR1020100011989
申请日：2010-02-09
Applicant: 삼성전자주식회사
CPC classification number: G11C16/16 , G11C16/0483 , G11C16/08 , G11C16/14 , G11C16/26 , G11C16/24 , G11C16/30
Abstract: PURPOSE: A non-volatile memory device, an operation method thereof, and a memory system are provide to remove a selection string by applying different voltage to the ground lines of a string connected to one bit line. CONSTITUTION: In a non-volatile memory device, an operation method thereof, and a memory system, a first string is connected to a bit line. The ground selection line(GSL1) of the first string is floated. A second string is connected to the bit line. An erase prevention voltage is applied to the ground selection line of the second string. An erase operation voltage is applied to the first and second strings. The erase prevention voltage is higher than the threshold voltage of a ground-selection transistor. The ground-selection transistor is connected to the ground selection line of the second string.
Abstract translation: 目的：提供一种非易失性存储器件，其操作方法和存储器系统，通过向连接到一个位线的串的接地线施加不同的电压来移除选择串。 构成：在非易失性存储器件，其操作方法和存储器系统中，第一串连接到位线。 第一个字符串的地选择线（GSL1）浮动。 第二个字符串连接到位线。 防擦除电压施加到第二串的接地选择线。 擦除操作电压施加到第一和第二串。 防擦除电压高于接地选择晶体管的阈值电压。 接地选择晶体管连接到第二串的地选线。
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公开(公告)号：KR1020110006963A
公开(公告)日：2011-01-21
申请号：KR1020090064619
申请日：2009-07-15
Applicant: 삼성전자주식회사
Inventor： 한진만
CPC classification number: G11C16/0483 , G11C11/5628 , G11C16/10 , G11C2211/5621 , G11C2211/5642
Abstract: PURPOSE: A nonvolatile memory device, a memory system having the same, and a programming method thereof are provided to reduce power consumption by determining a bit line inhibition voltage according to a program condition. CONSTITUTION: A bit line inhibition voltage is determined according to a program condition(S110). A program operation is performed by using the determined bit line inhibition voltage(S120). If the program verification operation succeeds, the program operation is completed(S130). A non-volatile memory device performs the program operation with an ISPP(Incremental Step Pulse Program) method.
Abstract translation: 目的：提供一种非易失性存储器件，具有该存储器件的存储器系统及其编程方法，以通过根据程序条件确定位线禁止电压来降低功耗。 构成：根据程序条件确定位线抑制电压（S110）。 通过使用确定的位线抑制电压来执行编程操作（S120）。 如果程序验证操作成功，则程序操作完成（S130）。 非易失性存储器件利用ISPP（增量步进脉冲程序）方法执行程序操作。
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Patent Agency Ranking
公开(公告)号：KR1020100133707A
公开(公告)日：2010-12-22
申请号：KR1020090052397
申请日：2009-06-12
Applicant: 삼성전자주식회사
CPC classification number: G11C16/26
Abstract: PURPOSE: A nonvolatile memory device and a method for determining the most significant bit program are provided to improve reliability by determining the most significant bit program according to the number of threshold voltages of memory cells. CONSTITUTION: A memory cell array(12) comprises a plurality of memory cells. A page buffer reads data from a memory cell array or stores inputted data in the memory cell array. A control logic(14) controls the page buffer and determines the most significant bit program state of the memory cells according to the number of the threshold voltages included in the memory cells. The inputted data is changed to random data to uniformly distribute the threshold voltages included in the memory cells to be programmed.
Abstract translation: 目的：提供一种用于确定最高有效位程序的非易失性存储器件和方法，以通过根据存储器单元的阈值电压的数量确定最高有效位程序来提高可靠性。 构成：存储单元阵列（12）包括多个存储单元。 页面缓冲器从存储单元阵列读取数据或将输入的数据存储在存储单元阵列中。 控制逻辑（14）控制页面缓冲器，并根据包含在存储器单元中的阈值电压的数量确定存储器单元的最高有效位程序状态。 将输入的数据改变为随机数据，以均匀分布包括在要编程的存储单元中的阈值电压。
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公开(公告)号：KR100298078B1
公开(公告)日：2001-10-24
申请号：KR1019960008892
申请日：1996-03-28
Applicant: 삼성전자주식회사
IPC: G11C11/401
Abstract: PURPOSE: A semiconductor memory device is provided to easily switch synchronous and asynchronous operating modes after realizing SDRAM and ADRAM on a chip. CONSTITUTION: A plurality of banks has a memory cell array that includes a plurality of memory cells arranged in a matrix of rows and columns. The rows and columns of each bank are controlled by corresponding row and column decoders. ADRAM circuit groups control the banks in an asynchronous operating mode, and SDRAM circuit groups control the banks in a synchronous operating mode. An internal voltage converter(50) is connected to a peripheral circuit in the asynchronous operating mode. An external power supply voltage terminal(EVDD) is supplied with an external power supply voltage in the synchronous operating mode. The peripheral circuit(500) is connected to the internal voltage converter(50) in the asynchronous operating mode and to the external power supply voltage(EVDD) in the synchronous operating mode.
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公开(公告)号：KR100207498B1
公开(公告)日：1999-07-15
申请号：KR1019960037222
申请日：1996-08-30
Applicant: 삼성전자주식회사
Inventor： 한진만
IPC: G11C11/407
Abstract: 본 발명은 싱크로너스 메모리장치에 관한 것이다. 본 발명에 따른 싱크로너스 메모리장치는, 외부클락에 동기하여 입력데이터를 메모리셀에 쓰는 동작을 수행하는 싱크로너스 메모리장치에 있어서, 상기 외부클락을 입력으로 하여 내부클락을 발생하는 클락버퍼수단과, 상기 내부클락을 지연시키는 지연수단과, 상기 지연수단에서 지연된 지연클락을 입력으로 하여 컬럼디코더 제어신호를 발생하는 컬럼디코더 제어신호 발생수단과, 상기 컬럼디코더 제어신호에 제어되어 각 출력이 연속적으로 인에이블 및 디스에이블되는 다수개의 컬럼디코더와, 상기 지연수단에서 지연된 지연클락을 입력으로 하여 라이트 드라이버 제어신호를 발생하는 라이트 드라이버 제어신호 발생수단과, 상기 라이트 드라이버 제어신호에 제어되어 각 출력의 인에이블 및 디스에이블 시점이 상기 컬럼디코더의 출력의 인에 이블 및 디스에이블 시점에 동기되는 라이트 드라이버를 포함하는 것을 특징으로 한다. 따라서 본 발명에 따른 싱크로너스 메모리장치는, 컬럼디코더의 인에이블 및 디스에이블 시점과 라이트 드라이버의 인에이블 및 디스에이블 시점이 동기됨으로써, 외부에서 입력되는 외부클락의 주파수가 클 때에도 안정적으로 라이트 동작을 수행하는 장점이 있다.
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公开(公告)号：KR100200923B1
公开(公告)日：1999-06-15
申请号：KR1019960000216
申请日：1996-01-08
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야
좁은 데이타 스큐를 갖는 동기형 반도체 메모리 장치에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 데이타를 연속적으로 전파하는 웨이브 파이프라인 방식을 개선하여 내부신호의 동작 마아진을 늘리는 반도체 메모리 장치를 제공한다.
3. 발명의 해결방법의 요지
시스템으로 부터의 외부 클럭에 제어되며 어드레스를 입력으로 하여 어드레스 버퍼, 칼럼 프리디코더, 칼럼선택게이트, 입출력 센스앰프, 데이타 버스, 데이타 출력버퍼까지의 데이타 리이드 경로를 포함하는 웨이브 파이프라인 형태로 형성된 반도체 메모리 장치에 있어서, 상기 데이타 경로상의 어느하나의 뒷단에 접속되며 상기 데이타 리이드의 명령이 주어지는 순간 또는 다른 칼럼어드레스가 결정되는 순간의 상기 외부 클럭으로부터 동기되어 데이타 스큐를 제거하기 위한 하나 이상의 래치회로를 구비함을 요지로 한다.
4. 발명의 중요한 용도
본 발명은 반도체 메모리 장치에 적합하게 사용된다.-
公开(公告)号：KR100172398B1
公开(公告)日：1999-03-30
申请号：KR1019950051967
申请日：1995-12-19
Applicant: 삼성전자주식회사
IPC: H01L21/82
Abstract: [청구범위에 기재된 발명이 속하는 기술 분야]
본 발명은 반도체 메모리장치에 관한 것으로, 특히 하이브리드 메모리 장치의 패드배치에 관한 것이다.
[발명이 해결하려고 하는 기술적 과제]
제한된 칩내부에 보다 많은 수의 데이타를 저장하기 위하여 반도체 메모리장치의 집적화는 끊임없이 진행되고 있다. 이에 따라 진보된 공정기술들이 속속 개발되고 있다. 공정기술의 진보에 따라 반도체 메모리장치의 집적도는 3-4년에 4배씩 증가하게 되었고, 칩면적은 3-4년에 1.5배정도씩 증가하게 되었다. 상기한 바와 같은 집적화기술의 개발에 따라 동일한 면적의 칩내부에 포함되는 소자들의 갯수는 증가하게 되고, 이에 따라 공정이 진행되는 과정은 복잡해질 수 밖에 없다. 이와 같은 공정의 진행과정에 따른 복잡성에 따라 수율을 높이는 데에는 그만큼 어려움이 따른다. 복잡한 공정이란 공정단계가 증가한다는 것을 의미하는 것으로써 웨이퍼를 처리하는 중에 먼지입자등에 의해 발생할 수 있는 불량발생확률 또한 증가하게 되는 것이다. 칩의 크기에 한정하여 생각해보면, 칩의 크기가 비록 3-4년에 한번씩 1.5배씩 증가한다하더라도 결과적으로 증가하는 것만은 분명한 사실로써, 칩의 크기가 증가한다는 것은 전술한 바와 같은 공정단계의 증가와 함께 한개의 칩이 양품이 될 확율을 그만큼 낮추게 되는 요인이 된다. 이와 같은 요인에 따라 동일한 크기의 웨이퍼에서 얻을 수 있는 수율의 안정적인 확보는 더더욱 어려워지게 된다. 본 발명은 이와 같은 고집적 반도체 메모리장치의 수율을 높이는 것이 과제이다.
[발명의 해결방법의 요지]
소정의 메모리용량을 가지는 하이브리드 반도체 메모리장치에 있어서, 상기 하이브리드 반도체 메모리장치의 메모리용량보다는 적은 메모리용량을 가지며 각각 독립적인 제1패드들을 가지는 복수개의 단일 반도체 메모리장치와, 상기 단일 메모리장치외부의 소정영역에 상기 하이브리드 반도체 메모리장치를 위한 복수개의 제2패드들을 구비하며, 상기 단일 메모리장치로 사용할때는 상기 제1패드를 사용하고, 하이브리드 메모리장치로 사용할때는 상기 제1 및 제2패드를 모두 사용함을 특징으로 하는 하이브리드 반도체 메모리장치를 구현하므로써 상기 과제를 달성하게 된다.
[발명의 중요한 용도]
수율을 높인 반도체 메모리장치.
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