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公开(公告)号：KR101626548B1
公开(公告)日：2016-06-01
申请号：KR1020090064619
申请日：2009-07-15
Applicant: 삼성전자주식회사
Inventor： 한진만
CPC classification number: G11C16/0483 , G11C11/5628 , G11C16/10 , G11C2211/5621 , G11C2211/5642
Abstract: 본발명의실시예에따른비휘발성메모리장치의프로그램방법은, 프로그램조건에따라비트라인금지전압을결정하는단계및 상기결정된비트라인금지전압을이용하여프로그램동작을수행하는단계를포함한다. 본발명에따른비휘발성메모리장치는, 프로그램조건에따라비트라인금지전압을결정함으로써, 피크전류및 전력소모를줄일수 있다.
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公开(公告)号：KR101618311B1
公开(公告)日：2016-05-04
申请号：KR1020100011554
申请日：2010-02-08
Applicant: 삼성전자주식회사
CPC classification number: G11C16/26 , G11C11/5642 , G11C16/0483 , G11C16/3418
Abstract: 본발명의플래시메모리장치는, 복수의메모리셀들로구성된메모리셀 어레이, 상기복수의메모리셀들에대한읽기동작을제어하는제어로직, 상기제어로직의제어에응답해서, 선택된복수의메모리셀들각각으로부터경판정데이터및 복수의연판정데이터들을감지하고, 상기감지된경판정데이터및 복수의연판정데이터를읽기결과로서출력하는페이지버퍼회로, 그리고상기제어로직의제어에응답해서, 상기경판정데이터및 상기복수의연판정데이터들을읽기위한복수의읽기전압들을발생하는전압발생회로를포함할수 있다.
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公开(公告)号：KR1020110095104A
公开(公告)日：2011-08-24
申请号：KR1020100075065
申请日：2010-08-03
Applicant: 삼성전자주식회사
Abstract: PURPOSE: A nonvolatile memory device, an operating method thereof and a memory system including the same are provided to have an improved operation speed by performing erasing in a sub block unit. CONSTITUTION: In a nonvolatile memory device, an operating method thereof and a memory system including the same, an erase voltage is applied to a substrate(111) during a first time. An erase voltage is delivered to the surface layer(114) of an NAND string. The word line erase prevention voltage is applied to word lines which are not selected during the first time. A second dummy word line voltage is applied to a dummy word line during the first time. A dummy word line is offered between first and second sub blocks. Electric field between selected sub word lines and an unselected word lines is suppressed. Data is red out from the selected sub block. Each sub block of the selected memory block is selectively refreshed.
Abstract translation: 目的：提供一种非易失性存储器件及其操作方法和包括该非易失性存储器件的存储器系统，以通过在子块单元中执行擦除来提高操作速度。 构成：在非易失性存储器件及其操作方法和包括该非易失性存储器件的存储器系统中，在第一次中将擦除电压施加到衬底（111）。 擦除电压被传送到NAND串的表面层（114）。 字线擦除防止电压被施加到在第一次未被选择的字线。 第一个虚拟字线电压在第一次被施加到虚拟字线。 在第一和第二子块之间提供虚拟字线。 选择的子字线与未选字线之间的电场被抑制。 数据从所选子块中红色出来。 所选存储块的每个子块被有选择地刷新。
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公开(公告)号：KR1020110033659A
公开(公告)日：2011-03-31
申请号：KR1020090091233
申请日：2009-09-25
Applicant: 삼성전자주식회사
CPC classification number: G11C11/5628 , G06F11/1072 , G11C11/10
Abstract: PURPOSE: A memory system and an operation method thereof are provided to reduce the load of an ECC circuit by reducing the unbalance of a BITS error rate. CONSTITUTION: A nonvolatile memory stores data. A buffer memory(1252) stores N physical pages temporarily. The N physical pages are stored in the selection page of the nonvolatile memory An ECC circuit(1232) receives sector data from the buffer memory. The ECC circuit generates a parity bit from the sector data. The N physical pages are divided into M pages groups.
Abstract translation: 目的：提供一种存储器系统及其操作方法，通过减少BITS错误率的不平衡来减少ECC电路的负载。 构成：非易失性存储器存储数据。 缓冲存储器（1252）临时存储N个物理页。 N个物理页面存储在非易失性存储器的选择页面中ECC电路（1232）从缓冲存储器接收扇区数据。 ECC电路从扇区数据生成奇偶校验位。 N个物理页面分为M个页面组。
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Patent Agency Ranking
公开(公告)号：KR100196330B1
公开(公告)日：1999-06-15
申请号：KR1019960000132
申请日：1996-01-06
Applicant: 삼성전자주식회사
IPC: G11C11/40
Abstract: 본 발명은 고밀도 동기식 반도체 기억 장치에 관한 것으로, 쓰기 동작을 수행할 수 있는 절대 시간 자체가 줄어들게 되므로 쓰기 동작을 미처 끝내기도 전에 새로운 동작 사이클로 진행되는 문제를 극복하기 위해, 기억 장치가 읽기 사이클로 진입하면, 외부 클럭(CLK)이 하이 레벨로 천이되는 시점으로부터 소정의 제 1 시간(T1) 후에 칼럼 디코더의 선택을 위한 제 1 제어 신호(PCSL_EN)에 의해 해당 칼럼 디코더가 선택되게 하고, 바로 다음 외부 클럭(CLK)이 하이 레벨로 천이되는 시점으로부터 소정의 제 2 시간(T2) 후에 칼럼 디코더의 비선택을 위한 제 2 제어 신호(PCSL_PRE)에 의해 해당 칼럼 디코더가 비선택 되도록 하고, 기억 장치가 쓰기 사이클로 진입하면, 외부 클럭(CLK)이 하이 레벨로 천이되는 시점으로부터 상기 제 1 시간(T1)보다 작은 제 3 시간(T3) 후에 � ��럼 디코더의 선택을 위한 제 1 제어 신호(PCSL_EN)에 의해 해당 칼럼 디코더가 선택되게 한다. 이로써, 쓰기 사이클시 CSL 신호의 인에이블 시간을 보상할 수 있게 되어 고밀도 반도체 기억 장치의 고주파수 동작이 가능해 진다.
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公开(公告)号：KR100196329B1
公开(公告)日：1999-06-15
申请号：KR1019960000062
申请日：1996-01-05
Applicant: 삼성전자주식회사
IPC: G11C7/00
Abstract: 본 발명은 동기식 반도체 메모리 장치에 관한 것으로, 전력 소모를 최소화하기 위해, 디코딩된 어드레스 신호의 입력이 있을 때에만, 디코더들이 인에이블 상태로 되게 하기 위한 제 1 글로벌 제어 신호(PCSL_ENG)와 디코더들이 디스에이블 상태로 되게 하기 위한 제 2 글로벌 제어 신호((PCSL_PREG)에 각각 응답하여 발생되는 제 1 및 제 2 출력 제어 신호들(PCSL_EN, PCSL_PRE)이 해당 디코더들로 각각 제공되게 함으로써, 전력 소비를 최대한 줄일 수 있게 되고 이에 부수적으로 노이즈 발생을 억제하는 효과가 얻어진다.
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公开(公告)号：KR1019980065498A
公开(公告)日：1998-10-15
申请号：KR1019970000521
申请日：1997-01-10
Applicant: 삼성전자주식회사
IPC: G11C7/00
Abstract: 본 발명은 반도체 메모리 장치의 로우 어드레스 제어 회로에 관한 것으로, 클럭 신호가 인에이블될 때 인에이블되는 로우 어드레스 인에이블 신호를 출력하는 로우 어드레스 인에이블 신호 발생부와, 상기 로우 어드레스 인에이블 신호 발생부의 출력을 입력으로하여 상기 로우 어드레스 인에이블 신호가 인에이블될 때 인에이블되는 로우 어드레스 신호를 출력하는 로우 어드레스 버퍼와, 상기 로우 어드레스 버퍼의 출력을 입력으로하고 상기 로우 어드레스 신호를 프리디코딩하여 프리디코딩 로우 어드레스 신호를 출력하는 로우 프리디코더와, 상기 클럭 신호를 입력으로하여 상기 클럭 신호가 인에이블될 때 제1 제어 신호를 출력하는 로우 어드레스 스트로브 버퍼와, 상기 로우 어드레스 스트로브 버퍼의 출력을 입력으로하여 상기 제1 제어 신호� � 인에이블될 때 상기 프리디코딩 로우 어드레스 신호를 로우 디코더에서 사용할 수 있도록하기위한 프리디코딩 로우 어드레스 샘플링 펄스 신호를 출력하는 프리디코딩 로우 어드레스 샘플링 펄스 발생부 및 상기 프리디코딩 로우 어드레스 샘플링 펄스 발생부와 상기 로우 프리디코더의 출력을 입력으로하고 출력단은 워드라인과 연결되어서 상기 프리디코딩 로우 어드레스 신호와 상기 프리디코딩 로우 어드레스 샘플링 펄스 신호가 인에이블될 때 상기 워드라인을 활성화시키는 로우 디코더를 구비함으로써 워드라인이 활성화되는 시간이 종래보다 약 25％ 빨라진다.
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公开(公告)号：KR100143025B1
公开(公告)日：1998-08-17
申请号：KR1019940037368
申请日：1994-12-27
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
DRAM등이 반도체 메모리에서 사용되는 복수개의 동작 모우드들중 동작 모우드를 선택하기 위한 동작 모우드 선택회로
2. 발명이 해결하려고 하는 기술적 과제
동작 모우드 선택회로의 전류소모 방지
3. 발명의 해결방법의 요지
전원공급전압 또는 기준전압을 제공하는 모우드 설정소자와 패드 사이에 휴우즈를 제공하고, 전원공급전압을 제공하는 모우드 설정소자가 사용될때 상기 패드와 기준전압이 제공되는 리이드 사이를 와이어 본딩하고 상기 휴우즈를 용단하며, 기준전압이 제공되는 모우드 설정소자가 사용될 때 상기 패드와 전원공급전압이 제공되는 리이드 사이를 와이어 본딩하고 상기 슈우즈를 용단함
4. 발명의 중요한 용도
DRAM등의 반도체 메모리-
公开(公告)号：KR1019970060226A
公开(公告)日：1997-08-12
申请号：KR1019960000216
申请日：1996-01-08
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
본 발명은 좁은 데이타 스큐를 갖는 동기형 반도체 메모리 장치에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 데이타를 연속적으로 전파하는 웨이브 파이프라인 방식을 개선하여 내부신호의 동작 마아진을 늘리는 반도체 메모리 장치를 제공한다.
3. 발명의 해결방법의 요지
본 발명은 시스템으로부터의 외부 클럭에 동기되어 제어되며 어드레스를 입력으로 하여 어드레스 버퍼, 컬럼 프리디코더, 컬럼선택게이트, 입출력 센스앰프, 데이타 버스, 데이타 출력버퍼까지의 데이타 리이드 경로를 포함하는 웨이브 파이프라인 형태로 형성된 반도체 메모리 장치에 있어서, 상기 데이타 경로상의 어느 하나의 뒷단에 접속되며 상기 데이타 리이드의 명령이 주어지는 순간 또는 다른 컬럼어드레스가 결정되는 순간의 상기 외부 클럭으로부터 동기되어 일정시간의 지연후에 발생되는 각각의 내부 클럭들에 의해 제어되는 전단까지의 데이타 스큐를 제거하기 위한 각각 적어도 하나 이상의 래치회로를 특징으로 한다.
4.발명의 중요한 용도
본 발명은 반도체 메모리 장치에 적합하게 사용된다.
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