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公开(公告)号：KR1020170080834A
公开(公告)日：2017-07-11
申请号：KR1020150190027
申请日：2015-12-30
Applicant: 삼성전자주식회사
CPC classification number: G06F13/1689 , G06F1/12 , G06F12/0804 , G06F12/0868 , G06F13/4068 , G06F2212/1016 , G06F2212/2022
Abstract: 본발명의실시예에따른메모리시스템은, 데이터버스에전기적으로연결되는불휘발성메모리모듈, 상기데이터버스에전기적으로연결되고, 상기불휘발성메모리모듈에저장된데이터를캐시하기위한캐시라인을로드하고, 상기캐시라인보다작은캐시유닛들단위로더티여부를지시하는더티플래그를저장하는디램, 그리고상기디램을캐시메모리로, 상기불휘발성메모리를메인메모리로구동하며, 상기더티플래그를참조하여상기캐시유닛들단위로상기캐시라인과상기불휘발성메모리모듈의데이터를동기화시키는메모리컨트롤러를포함한다.
Abstract translation: 根据本发明的一个实施例的存储器系统中，非易失性存储器模块被电连接到数据总线，电耦合到所述数据总线，并加载高速缓存行存储在所述非易失性存储器模块中的高速缓存数据， 存储了脏标志指示脏是否一个小的高速缓存单元的单元比高速缓存行，并且所述动态随机存取存储器到高速缓冲存储器中，并且驱动所述的非易失性存储器的主存储器，参照脏标志的高速缓存单元的动态随机存取存储器 以及用于以单位为单位使非易失性存储器模块的数据与高速缓存行同步的存储器控制器。
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公开(公告)号：KR1020070007624A
公开(公告)日：2007-01-16
申请号：KR1020050062360
申请日：2005-07-11
Applicant: 삼성전자주식회사
Inventor： 박종민
IPC: H01L21/027
CPC classification number: G03F7/707 , G03F1/42 , G03F7/70775 , H01L21/6838 , H01L21/687
Abstract: Semiconductor exposing equipment is provided to perform normal alignment of a reticle and a wafer by changing a reticle blind setting and an exposing sequence and rotating the reticle and the wafer with 90 degree. A reticle stage chuck(120) provides a place where a reticle(130) is loaded. A turret unit(110) provides the reticle to the reticle stage chuck. The turret unit loads the reticle to the reticle stage chuck in a scan direction and a direction crossing the scan direction. The turret unit includes a rotatable turret rotation disk. The reticle stage chuck includes clamping apparatuses(150,160). The clamping apparatuses clamp the reticle to the scan direction and the direction crossing the scan direction. A reticle aligning apparatus verifies a loading direction of the reticle and alignment thereof.
Abstract translation: 提供半导体曝光设备以通过改变掩模版盲设置和曝光顺序来进行标线片和晶片的正常对准，并使光罩和晶片以90度旋转。 分划板平台卡盘（120）提供加载了标线（130）的位置。 转塔单元（110）将掩模版提供到标线片级卡盘。 转台单元沿着扫描方向和与扫描方向交叉的方向将掩模版加载到标线片载物台。 转塔单元包括可转动的转盘旋转盘。 标线片台夹具包括夹紧装置（150,160）。 夹紧装置将掩模版夹紧到扫描方向和与扫描方向交叉的方向。 标线片对准装置验证掩模版的加载方向及其对准。
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公开(公告)号：KR100268442B1
公开(公告)日：2000-10-16
申请号：KR1019970081000
申请日：1997-12-31
Applicant: 삼성전자주식회사
IPC: G11C16/06
Abstract: PURPOSE: A program method of non-volatile semiconductor memory device is provided to prevent a program operation loss at a high power supply VCC and perform the program even at a row VCC without the help of a charge pump circuit, by adaptively performing a program corresponding to a level of power supply VCC. CONSTITUTION: A non-volatile semiconductor memory device includes a memory cell array(100) having a plurality of memory cells, an address buffer(20), a row decoder(30), a column decoder(130), a power supply detection part(150), a selection control part(160), a selection part(170), data input/output buffers, write drive parts W/Ds and a Y pass gate part(140). A level detection signal of VCC is generated by the comparison between an external VCC and a reference voltage. A selection control signal is generated according to the level detection signal. Selection signals are produced according to the selection control signal. A program is executed at the selected bitline by applying the selection signals to the write driving part.
Abstract translation: 目的：提供一种非易失性半导体存储器件的编程方法，以防止高电源VCC处的编程操作损耗，甚至在没有电荷泵电路的帮助下也在行VCC执行程序，通过自适应地执行相应的程序 达到电源VCC的电平。 构成：非易失性半导体存储器件包括具有多个存储单元的存储单元阵列（100），地址缓冲器（20），行解码器（30），列解码器（130），电源检测部 （150），选择控制部分（160），选择部分（170），数据输入/输出缓冲器，写入驱动部分W / Ds和Y通过门部分（140）。 VCC的电平检测信号通过外部VCC与参考电压的比较来产生。 根据电平检测信号产生选择控制信号。 根据选择控制信号产生选择信号。 通过将选择信号施加到写入驱动部分，在选择的位线处执行程序。
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公开(公告)号：KR100258573B1
公开(公告)日：2000-06-15
申请号：KR1019970081001
申请日：1997-12-31
Applicant: 삼성전자주식회사
IPC: G11C16/06
Abstract: PURPOSE: A method for erasing data on a semiconductor memory device is provided to prevent over-erasing from occurring on a redundant field during erase operation on a main field. CONSTITUTION: The device includes plurality of sectors, write driving circuits and a detect amplifier. The sectors further include a main array field to store main data and a redundant field to recover defect cells in the main array. The write driving circuit is used for writing data and another write driving circuit is used for writing the data on the sectors. At first step, the n the sector is programmed(S1). Then, the programmed main array field and the redundant fields are erased(S2). At the last step, the main array field and the redundant fields are programmed(S3).
Abstract translation: 目的：提供一种用于擦除半导体存储器件上的数据的方法，以防止在主场擦除操作期间在冗余场上发生过擦除。 构成：该装置包括多个扇区，写入驱动电路和检测放大器。 这些扇区还包括用于存储主数据的主阵列字段和用于恢复主阵列中的缺陷小区的冗余字段。 写入驱动电路用于写入数据，另一个写入驱动电路用于在扇区上写入数据。 在第一步，n扇区被编程（S1）。 然后，编程的主阵列字段和冗余字段被擦除（S2）。 在最后一步，主阵列字段和冗余字段被编程（S3）。
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Patent Agency Ranking
公开(公告)号：KR1019990070771A
公开(公告)日：1999-09-15
申请号：KR1019980005807
申请日：1998-02-24
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 반도체 장치 장벽 금속막의 제조 방법 및 이를 이용한 반도체 장치 배선막의 제조 방법에 관해 개시한다. 본 발명에 따르면, 장벽 금속막에 대해 어닐링을 실시한 후, 어닐링 단계와 인-시튜로 연속하여 산소-어닐링을 실시한다. 본 발명에 따라 장벽 금속막을 제조하면, 장벽 금속막 표면의 소정 깊이에만 비정질 상태의 산화막이 형성되어 배선 물질이 장벽 금속막내로 확산되어서 접합-스파이크를 발생시키는 것을 효과적으로 방지할 수 있다.
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公开(公告)号：KR100197572B1
公开(公告)日：1999-06-15
申请号：KR1019950047556
申请日：1995-12-07
Applicant: 삼성전자주식회사
IPC: H01L21/82
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
퓨즈소자소자를 가지는 반도체 집적회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
점유 면적을 최소화 하기 위한 퓨즈소자소자를 제공함에 있다.
3. 발명의 해결방법의 요지
반도체 기판상에 형성된 퓨즈소자에 있어서; 전류원에 접속되고 이의 전류를 입력하기 위한 제1 ,2데이터 출력라인부와; 상기 전류원 및 제1데이터 출력라인부 사이에 채널이 연결되어 상기 전류를 제한하기 위한 제1부하부와; 상기 전류원 및 제2데이타 출력라인부 사이에 채널이 연결되어 상기 전류를 제한하기 위한 제2부하부와; 상기 제1데이타 출력라인부와 접지전압 사이에 병렬 연결되어 인가되는 프로그램전류에 따라 절단되어 특정데이타가 도출되는 홀수번째 퓨즈소자부와; 상기 제2데이터 출력라인부와 접지전압 사이에 병렬 연결되어 인가되는 프로그램 전류에 따라 절단되어 특정데이타가 독출되는 짝수번째 퓨즈소자부가 반복적으로 배치된 것을 요지로 한다.
4. 발명의 중요한 용도
퓨즈소자소자를 가지는 반도체 집적회로에 적합하다.-
公开(公告)号：KR100193445B1
公开(公告)日：1999-06-15
申请号：KR1019950030739
申请日：1995-09-19
Applicant: 삼성전자주식회사
Inventor： 박종민
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
불휘발성 반도체 메모리
2. 발명이 해결하려고 하는 기술적 과제
스테이터스 리드 코멘드등과 같은 외부 입력신호에 의해서도 간단히 결함 어드레스를 알 수 있는 방법 및 회로를 제공함에 있다.
3. 발명의 해결방법의 요지
메모리 셀 어레이내에 결함있는 메모리 셀을 가지는 불휘발성 반도체 메모리 장치의 결함 어드레스 판독방법은 상기 결함있는 메모리 셀에 대한 어드레스를 기억시키기 위해 결함있는 메모리 셀에 대응되는 블록디코더내의 퓨즈소자를 절단시키는 단계와; 상기 반도체 메모리 장치에 외부 입력신호들을 인가하여 스테이터스 리드 모드로 천이시킨 후 상기 결함 어드레스를 검출하기 위해 어드레스를 인가하는 단계와; 상기 장치의 입출력 핀을 통해 출력되는 어드레스 체크신호의 상태를 판단하여 결함 어드레스를 판단하는 단계를 가짐을 특징으로 한다.
4. 발명의 중요한 용도
플래쉬 반도체 메모리의 결함 어드레스 검출에 적합하게 사용된다.-
公开(公告)号：KR1019990012428A
公开(公告)日：1999-02-25
申请号：KR1019970035819
申请日：1997-07-29
Applicant: 삼성전자주식회사
Inventor： 박종민
IPC: G11C16/06
Abstract: 본 발명에 따른 플래시 메모리 장치는 복수 개의 비트 라인들과; 복수 개의 메모리 셀들을 포함하는 셀 어레이와; 래치 신호에 응답하여 외부로부터 인가되는 데이터 비트들을 각각 래치하기 위한 버퍼들과; 프로그램 동작을 수행하기 위한 프로그램 활성화 신호를 발생하는 회로와; 상기 프로그램 활성화 신호에 응답하여 상기 버퍼들에 래치된 상기 데이터 비트들에 해당하는 전압 레벨들로 대응되는 비트 라인들을 구동하기 위한 구동기들 및; 상기 버퍼들에 각각 래치된 상기 데이터 비트들을 최하위 비트로부터 프로그램 상태를 나타내는 데이터 비트들의 일회 프로그램 가능한 데이터 비트들이 대응되는 구동기들로 공급된 후 상기 일회 프로그램 가능한 데이터 비트들에 대한 프로그램 동작이 수행되도록 상기 버퍼들 및 상기 프로그램 활성화 신호 발생 회로를 제어하는 회로를 포함한다.
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公开(公告)号：KR1019980077241A
公开(公告)日：1998-11-16
申请号：KR1019970014270
申请日：1997-04-17
Applicant: 삼성전자주식회사
Inventor： 박종민
IPC: H01L27/105
Abstract: 본 발명은 반도체 장치의 칩 사이즈를 감소시킬 수 있는 노어형 플래시 메모리 반도체 장치에 관한 것으로, 메모리 셀 유니트의 컨트롤 게이트 전극을 연결하는 복수 개의 행 유니트로 구성된 복수 개의 섹터 행 블록과, 상기 메모리 셀 유니트의 드레인 영역을 연결하는 복수 개의 열 유니트를 구비하는 복수 개의 I/O 블록을 갖는 복수 개의 섹터 블록을 포함하는 노어형 플래시 메모리 반도체 장치에 있어서, 상기 복수 개의 섹터 블록은, 각각 복수 개의 행 유니트 및 복수 개의 I/O 블록을 갖는 메모리 셀 유니트 조합 및 복수 개의 섹터 블록의 사이를 전기적으로 절연하는 비트 라인 아이솔레이션 영역을 갖되, 메모리 셀 유니트 조합과 비트 라인 아이솔레이션 영역은 동일한 벌크 영역을 공유하는 것을 특징으로 한다. 이와 같은 노어형 플래시 메모리 반도체 장치에 의해서, 반도체 장치의 레이 아웃을 단순화할 수 있고, 따라서 노어형 플래시 메모리 반도체 장치의 칩 사이즈를 감소시킬 수 있다.
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