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公开(公告)号：KR101655877B1
公开(公告)日：2016-09-09
申请号：KR1020140046184
申请日：2014-04-17
Applicant: 연세대학교 산학협력단
CPC classification number: G04F10/005 , H03L7/0891 , H03L7/0895 , H03M1/00 , H03M1/12 , H03M1/1225 , H03M2201/4233
Abstract: 본발명은시간디지털변환기에관한것으로, 시간디지털변환기는, 순환구조로연결되고인에이블(enable) 신호에따라동작하는복수의제1 지연셀을포함하는제1 게이티드링오실레이터(gated ring oscillator); 순환구조로연결되고인에이블신호에따라동작하는복수의제2 지연셀을포함하는제2 게이티드링오실레이터; 제1 게이티드링오실레이터에서순환하는제1 순환신호에대해소정의위상차를갖도록, 제2 게이티드링오실레이터에서순환하는제2 순환신호의위상을조절하는위상조절부; 및복수의제1 지연셀 및복수의제2 지연셀의출력신호들을샘플링하여인에이블신호의지속시간에대응하는디지털값을출력하는디지털변환부를포함한다.
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Patent Agency Ranking
公开(公告)号：KR101491629B1
公开(公告)日：2015-02-12
申请号：KR1020140000316
申请日：2014-01-02
Applicant: 연세대학교 산학협력단
IPC: H03K23/00
CPC classification number: H03K21/026 , H03K23/50
Abstract: 본 발명은 클록 신호를 계수하여 멀티 비트를 출력하는 카운터에 관한 것으로, 카운터는 멀티 비트 중 하위 비트에 대한 연산을 수행하는 제1 비트 연산 회로들을 포함하는 제1 서브 카운터 그룹; 멀티 비트 중 상위 비트에 대한 연산을 수행하는 제2 비트 연산 회로들을 포함하는 제2 서브 카운터 그룹; 및 제1 비트 연산 회로들의 출력 값으로부터 제2 서브 카운터 그룹에 대한 캐리 값을 예측하는 캐리 예측부를 포함하며, 제1 서브 카운터 그룹과 제2 서브 카운터 그룹은 캐리 예측부의 지연 시간에 대응하는 캐리 전파 지연 시간 차를 갖는다.
Abstract translation: 本发明涉及一种用于通过对时钟信号进行计数来输出多位的计数器，该时钟信号可以降低由于纹波进位传播引起的速度限制，并增加最大工作频率，从而允许计数器以高速运行。 该计数器包括：第一子计数器组，其包括计算多位中的低位比特的第一比特计算电路; 第二子计数器组，其包括计算所述多位中的高位比特的第二比特计算电路; 以及进位预测单元，其从第一位计算电路的输出值预测第二子计数器组的进位值。 第一子计数器组和第二子计数器组具有与进位预测单元的延迟时间相对应的进位传播延迟时间差。
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公开(公告)号：KR101465134B1
公开(公告)日：2014-11-26
申请号：KR1020140018584
申请日：2014-02-18
Applicant: 연세대학교 산학협력단
Abstract: 본 발명의 실시 예에 따른 전압 레귤레이터는 펄스폭 변조 신호에 응답하여 입력 전압을 공급하는 전력 공급부; 전력 공급부로부터 입력 전압을 수신하고, 전력 공급부 및 제 1 노드 사이에 연결된 인덕터; 제 1 노드 및 접지단 사이에 연결되고, 인덕터에 의해 충전되는 제 1 캐패시터; 제어 신호에 응답하여 제 1 노드 및 제 2 노드 사이를 스위칭하는 스위칭부; 제 1 노드 및 제 2 노드 사이에 연결된 증폭기; 제 2 노드 및 접지단자 사이에 연결되고, 스위칭부의 동작에 따라 증폭기에 의해 충전되는 제 2 캐패시터; 및 목표 전압 및 제 1 노드의 전압을 비교하여 펄스폭 변조 신호 및 제어 신호를 생성하는 제어 회로를 포함한다.
Abstract translation: 根据本发明实施例的电压调节器包括：响应于脉宽调制（PWM）信号提供输入电压的电源单元; 电感器，其从所述电源单元接收所述输入电压并且连接在所述电源单元和第一节点之间; 连接在所述第一节点和接地端子之间并由电感器充电的第一电容器; 切换单元，其响应于控制信号执行所述第一节点和第二节点之间的切换; 连接在第一节点和第二节点之间的放大器; 连接在所述第二节点和接地端子之间并根据所述开关单元的操作由所述放大器充电的第二电容器; 以及比较目标电压和第一节点的电压以产生PWM信号和控制信号的控制电路。
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公开(公告)号：KR101382500B1
公开(公告)日：2014-04-10
申请号：KR1020130006032
申请日：2013-01-18
Applicant: 연세대학교 산학협력단
CPC classification number: H03L7/0802 , H03L7/0814 , H03L7/0818 , H03L7/087 , H03L7/0995 , H03L7/16
Abstract: The present invention relates to a delay locked loop and a clock generation method, wherein the delay locked loop comprises: a ring oscillator which includes a delay line for generating a delay clock signal by delaying a reference clock signal, circulates a feedback clock signal corresponding to the delay clock signal to the delay line, and synchronizes an N (N is an integer of 2 or more) cycle of the feedback clock signal to one cycle of the reference clock signal; and a first frequency divider for generating an output clock signal by dividing a frequency of the delay clock signal by 1/N (N is an integer of 2 or more) times. [Reference numerals] (110) Delay line; (120) Signal selecting unit; (130) Delay control unit; (140) First frequency divider; (150) Dummy delay unit; (AA) Reference clock signal; (BB) Delay signal; (CC) Input clock signal; (DD) Control code; (EE) Delay clock signal; (FF) Feedback clock signal; (GG) Output clock signal
Abstract translation: 延迟锁定环和时钟产生方法本发明涉及延迟锁定环和时钟产生方法，其中延迟锁定环包括：环形振荡器，其包括用于通过延迟参考时钟信号产生延迟时钟信号的延迟线，使对应于 延迟时钟信号到延迟线，并将反馈时钟信号的N（N是2或更大的整数）周期同步到参考时钟信号的一个周期; 以及第一分频器，用于通过将延迟时钟信号的频率除以1 / N（N是2或更大的整数）来产生输出时钟信号。 （附图标记）（110）延迟线; （120）信号选择单元; （130）延时控制单元; （140）第一分频器; （150）虚拟延迟单元; （AA）参考时钟信号; （BB）延时信号; （CC）输入时钟信号; （DD）控制码; （EE）延迟时钟信号; （FF）反馈时钟信号; （GG）输出时钟信号
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公开(公告)号：KR1020140026680A
公开(公告)日：2014-03-06
申请号：KR1020120091899
申请日：2012-08-22
Applicant: 연세대학교 산학협력단
CPC classification number: H03K5/133 , G11C7/1093 , G11C7/222 , H03K2005/00058 , H03L7/0818
Abstract: The present invention relates to a delay circuit and a delay control method. The delay circuit includes transmission gates connected in a parallel; a look-up table generating unit generating a look-up table indicating information on turn-on combination of the transmission gates corresponding to linear delay steps; and a control code generation unit generating a control code for controlling the transmission gates by using the generated information on the turn-on combination of the look-up table. [Reference numerals] (110) User interface unit; (120) Control code generation unit; (130) Look-up table generating unit; (140) Storage unit; (AA) Input signal; (BB) Output signal
Abstract translation: 本发明涉及延迟电路和延迟控制方法。 延迟电路包括并联连接的传输门; 查找表生成单元，生成表示对应于线性延迟步骤的传输门的开启组合的信息的查找表; 以及控制代码生成单元，其通过使用关于查找表的开启组合的生成信息来生成用于控制传输门的控制代码。 （附图标记）（110）用户界面单元; （120）控制代码生成单元; （130）查找表生成单元; （140）存储单元; （AA）输入信号; （BB）输出信号
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公开(公告)号：KR101173978B1
公开(公告)日：2012-08-16
申请号：KR1020100052905
申请日：2010-06-04
Applicant: 연세대학교 산학협력단
Abstract: 본발명의목적은향상된신뢰도를가지는온도감지회로및 그것의동작방법을제공하는데에있다. 본발명의실시예에따른온도감지회로는입력신호를지연시키는논리게이트들을이용하여펄스신호를발생하되, 상기논리게이트들각각의지연시간은온도에따라가변되는지연부, 및외부로부터기준펄스신호를수신하고, 상기펄스신호및 상기기준펄스신호의펄스폭을비교하는제어부를포함하되, 상기제어부는상기비교결과에따라상기이용된논리게이트들의개수를조절하거나, 상기이용된논리게이트들의개수에기반하여온도를계산한다.
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